华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

【經濟前景】全球債券賣壓加劇 油價飆升加劇滯脹疑慮 全球債券市場週一亞洲盤中重挫，油價衝擊促使投資者將通脹和經濟增長前景惡化納入考量。債券重挫反映人們對全球經濟的擔憂。物價上漲可能迫使各國央行在經濟增長放緩下仍維持緊縮貨幣政策以抑制通脹，從而陷入滯脹困境。

台灣第一季經濟成長率超過13%，是1980年代以來的最高紀錄，我們這種經歷過經濟起飛大家樂年代的人，都以為不會再看到這個榮景，所以看到這個結果，感到非常不可思議。在世界的歷史裡也少有進入已開發經濟的國家，還可以有這樣的成長率。我有幾個觀察重點。 第一，很多人都說台灣運氣好，搭上這波AI的順風車，我說不是運氣好，而是台灣一直都選對陣營壓寶。從國民黨來台之後，台灣因為全球戰略的關係，一直採取「親美」的國策，蔣介石靠美國保護而得以偏安，蔣經國搭上出口美國的大潮，創造了台灣第一次的經濟奇蹟。民進黨因為反共而親美，自然不用說，但除了馬英九要把台灣綁進中國的那幾年外，其它的國民黨政策也都是親美的。1989年天安門事件後的二十年，台商瘋狂投資中國，那也是親美的政策造成，台商去中國蓋工廠，因為要賣產品到美國，因為要幫美國公司生產，所有的終極目標都是對著美國，連台積電都是美國人張忠謀成立的。美國巨大的商業市場，自由的經濟，加上法治的人權保護和發達的金融市場，得以一再地創造新科技，一再地把生產力提升帶來的繁榮富庶，帶給美國及親美陣營。親美的國策，給了勤奮、聰明的台灣人一個發達的機會，那不是是運氣。光憑這點，台灣花再多錢買美國武器都值得。 第二，一如1980年代的大家樂瘋狂，一旦台灣人發財了，各式各樣的泡沫，就會出現。但這一次不一樣的是，台積電帶來的「雨露均霑」溢流效應，還連帶地促進了股票市場的發達，這是一個很重要的不同於1980年代之處。當台灣人在1980年代發財了，台灣人的理財方式相當受侷限，因此有些熱錢跑去炒消費品，跑去玩大家樂、六合彩，但更多的錢是進了銀行或是買了房產。銀行和房地產市場，對國家來說，都是比較差的儲蓄資源分配方式，因為相信「有土斯有財」，所以台灣人不但有超高的房屋自有率，還把房價炒到年輕人買不起房子。而銀行的保守放貸方式，也限制了資金流向新興科技業。因此，當台積電的高股價、高市值、高全球知名度，把一般不買股票的台灣人也吸進台股後，台灣的股票市場，變成一個更好的儲蓄及資源分配管道。當然，股市相對變得重要，也代表股市的榮枯，會是民心及政府執政的重要經濟指標，如何處理熊市時的低盪，也會是執政者未來的考驗。但總的來說，讓自由的股市來運用台灣人的儲蓄，是比讓銀行或是房市來吸納，更有效率。 第三，經濟成長帶來的財富及稅收，可以解決很多的政治問題，但執政者能不能抵抗亂花錢買票的民主壞習慣，變得相當重要。因為有高經濟成長的政府，很容易像中了彩券的個人一樣，把錢隨便就花掉，甚至花在需要長期供養的習慣上，那就會造成長期的問題。台灣因為一直有中國威脅及外交孤立的問題，在財政上比一般國家來得小心，但是還是得防範左派的正義魔人試圖綁架政策，「錢那麼多，福利多一點有什麼關係？」。大體來說，如果要花錢，要花在投資，而不是是消費。所以如果要在「加發失業救濟」和「提高基本工資」之間選一個，要選提高基本工資；如果要在「住房補助、社會住宅」和「捷運基建」之間選一個，要選「捷運基建」；如果要在「育兒補助」和「老人健保免費」，要選「育兒補助」。選未來，而不是買選票，保留經濟彈性，而不是綁住僵化的福利制度，就是一個比較理性的選擇。 台灣的問題很多，極待處理，但我想世界上很多國家，都會想要有台灣的這些問題。

⚡⚡⚡最新消息：馬斯克表示只要利用太陽能量的百萬分之一，其價值就超過地球整體經濟的百萬倍 馬斯克：「即使只利用太陽能量的百萬分之一，這極其困難，所產生的經濟價值，將遠超過地球當前整體經濟的百萬倍以上。」 這並非誇大：太陽每秒輸出約 3.8 × 10²⁶ 瓦，其中百萬分之一約為 3.8 × 10²⁰ 瓦，以電力市價換算，年產值約為當前世界 GDP 的百萬倍，數學上成立。 Dyson Sphere（戴森球）概念，在太陽軌道上建造龐大能源收集結構——正是這個方向的終極工程想像。SpaceX 推進星際文明、殖民火星的背後，都有同樣的邏輯，把文明的天花板從地球移到太陽系。

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【通脹風險？】美國據悉在評估油價每桶200美元的極端情境 但白宮否認 消息指特朗普政府正評估油價飆升至每桶200美元的極端情境，以研判伊朗戰爭對經濟的潛在衝擊。不過白宮否認，稱相關分析屬常規壓力測試。隨著衝突升溫，WTI與布蘭特油價自2月底以來已分別上升約30%與40%。

【學位貶值】在印度，上大學還值得嗎？ 在一個健康的經濟體中，過剩勞動力會從農業轉向製造業；而在印度，由於跳過了製造業革命，畢業生面前只有兩條路：要麼擠進IT和金融等高端服務業，要麼墜入零工經濟的無底深潭。

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台灣股市總市值已衝上 4.14兆美元，正式超越英國的 4.09兆美元，躍升世界第7大股市！ 全球前8大股市市值對比（約值）： • 1. 美國 ≈ 70兆美元 • 2. 中國 ≈ 11兆美元 • 3. 日本 ≈ 7兆美元 • … • 7. 台灣 4.14兆美元 • 8. 英國 4.09兆美元 台灣股市代表公司（市值佔比超高）： • 台積電 (TSMC)：約 1.88兆美元（單一家就佔台灣總市值逾40%！AI晶片王者） • 聯發科 (MediaTek)：約 970億美元 • 鴻海 (Foxconn)：約 920億美元 • 台達電 (Delta)：約 1,510億美元 台灣經濟的核心就是「半導體+AI」，台積電一枝獨秀撐起整個市場！這波漲勢反映全球對台灣科技實力的信心爆棚。

【AI影響】歐洲央行管委José Luis Escrivá：AI風險促使檢視金融基礎設施 歐洲央行管委José Luis Escrivá（圖）表示，由於人工智能的興起，央行必須審視金融基礎設施的韌性，並捍衛其作為抵禦穩定幣風險最終擔保人的角色。「AI正重塑我們經濟的根本結構，也帶來新風險。」