仓位管理的两条铁律：2% 原则和 6% 原则！ 2% 原则：单笔最大亏损不能超过总资金的 2%，控制单次开仓的风险上限。 6% 原则：账户累计浮亏达到总资金 6% 时，立刻停下所有新开仓操作，只平仓止损休整，规避继续大幅回撤。

閒聊 Intel EMIB-T 封裝的 2H27 新款 Google TPU（Humufish）。以下根據我的產業調查： 【EMIB-T 90% 良率，該怎麼看？】 1. 基於 Intel 已經有穩定生產 EMIB 的經驗，開發中的 EMIB-T 技術驗證良率達到 90%，是很正向但也合理的訊號。 2. Intel 把 FCBGA 設定為 EMIB 生產（組裝）良率的比較標竿。目前業界 FCBGA 的生產良率約在 98% 以上。 3. 從良率角度，90%→98% 難度高於從開案 → 90%。此外，技術驗證良率與成品生產良率也是兩回事（特別是 Humufish 仍有規格未定案）。所以我雖正向看待 Intel 先進封裝長期發展，但中短期內仍會謹慎關注 Intel 如何面對這些挑戰。 【從 90% 到 98%，表面上才差個幾%，Google 會在意嗎？當然會】 1. Google 近期詢問過台積電，自行投片 Humufish 的 main compute die（由 Google 自行設計），與讓聯發科代為投片相較，成本可節省多少。 2. Google 與聯發科的合作一開始（8t）就是採 semi-COT 模式。聯發科的 mark-up 主要來自自行設計部分，所以 Google 是否親自投片 main compute die，不是聯發科獲利成長趨勢的觀察重點。 3. 但從 Google 連投片相關的 pass-through mark-up 都想看看能不能省，代表 Google 的成本控管態度，已從過去的好好先生，變成錙銖必較的精算者，原因在於要跟 Nvidia 直接競爭，所以具備成本優勢的 Google 當然會在意 EMIB-T 生產良率。順帶一提，台積電對 2026 年 5.5-reticle CoWoS 的生產良率目標，也是 98% 起跳。 【台積電的立場】 1. 我的理解是，台積電仍在評估 2H27 要分配多少先進製程產能給 Humufish，原因在於：(1) 仍想爭取後段封裝訂單（但目前看很難，這是 Google 有意為之的策略）、與 (2) 尚在評估後段 EMIB-T 實際產出，避免稀缺的先進製程資源被錯置。 2. 影響 Humufish 後段有效產出的關鍵，包括 EMIB-T 與載板，要追蹤這件事必須兩個一起看。 3. 在 Humufish semi-COT 方面，台積電也是傾向讓聯發科投片main compute die，除了兩家公司關係好外，關鍵是聯發科是台積電第三大先進製程客戶（2025年），若 TPU 訂單有變化，以聯發科的規模，較容易協助台積電做投片組合調整，扮演一個稱職的緩衝角色。

聊一下Intel的EMIB-T，这个技术可能在未来两年改变先进封装的竞争格局。 先说背景。AI加速器的封装面积越来越大，一颗芯片装不下的计算和内存，需要把多颗die封装在一起协同工作。当封装面积超过单次光刻曝光的极限，就需要用”局部硅桥”来连接相邻的die。这个思路，TSMC和Intel各自走出了不同的实现路径。 TSMC的CoWoS-L，L代表LSI（Local Silicon Interconnect），用局部硅桥做相邻die之间的高密度互连，全局布线靠InFO RDL扇出层完成，整个工艺在圆形晶圆载板上加工。Intel的EMIB，同样是局部硅桥，但嵌入的是矩形有机基板，全局布线靠基板上的金属层完成。两者底层思路相近，但制造平台和全局布线的密度存在本质差异。 早期EMIB有一个结构性短板。硅桥里没有垂直通孔，电源从基板底部送不穿桥，只能绕路。偏偏最需要电的PHY电路就坐在桥的正上方（信号线越短越好，所以PHY放在die最边缘），电源反而要从die中心横向传过来。路径长，压降大，瞬态响应差。HBM3e时代还能应对，到HBM4接口宽度翻倍、pin速率推到6.4Gbps以上，这条供电路径就成了瓶颈。 EMIB-T就是解这个问题的。T代表TSV，在桥里打铜通孔，电源从基板直接垂直穿过桥送到上面的PHY。同时桥里集成MIM电容和接地铜网格，就地稳压滤噪。供电路径从横向绕行变成垂直直连。 这个改动释放了两层约束。第一层是供电能力，可以支撑HBM4/4e级别的功耗需求。第二层是封装面积上限，Intel目标是2026年做到120×120mm封装、集成8倍光罩面积的硅，2028年推进到120×180mm、超过12倍光罩。 跟CoWoS-L的竞争，核心差异在制造平台。CoWoS-L在圆形晶圆载板上完成全部工艺，面积越大，晶圆边缘的浪费越大，RDL层的均匀性和翘曲控制难度也非线性上升。EMIB-T在矩形有机基板上多放桥，每个桥的工艺独立重复，整体良率虽然也随桥数量指数衰减，但衰减速率稳定可控。封装越大，EMIB-T在成本上的优势越明显，良率的可控性也越高。反过来说，CoWoS-L的InFO RDL层提供了更高密度的全局布线和电源分配能力，加上NVIDIA等客户的设计生态已经深度适配CoWoS工艺，迁移成本极高，这是CoWoS短期内不可替代的护城河。 目前的状态是，标准EMIB量产良率90%，Intel表示已接近传统FCBGA封装水平。EMIB-T验证良率也到了90%，但这是小批量数据，量产目标98%。郭明錤的评价很准确，从90%到98%比从零到90%难得多。2026年EMIB-T进产线验证，2027年可能出现第一批产品（Jaguar Shores），Google TPU等外部客户也在评估EMIB-T方案，2028年才是真正的放量年。当然，Intel近几年的产品节奏有过多次延期，这个时间线能否如期兑现本身就是一个需要追踪的变量。 对TSMC的影响，我的判断是分流，不是替代。NVIDIA跟TSMC的全栈绑定短期内动不了，但Google、Meta这些做自研AI ASIC的客户，以及Apple等寻求封装供应链多元化的厂商，封装面积需求大、成本敏感、又有分散供应链的动力，EMIB-T给了它们一个真实可用的备选。Bernstein估算，EMIB平台封装每颗芯片成本在几百美元量级，而Rubin级别加速器上CoWoS-L封装成本约900到1000美元。即便只从边缘蚕食，打破CoWoS垄断定价权这件事本身，对整个产业链的影响也远超实际转移的份额。 SK hynix这两天也传出在跟Intel合作研发EMIB封装。HBM供应商主动拥抱EMIB生态，说明连它们自己都不想被CoWoS产能卡住出货节奏。 Intel的EMIB-T，正在把先进封装的竞争从”谁的技术更好”转向”谁能在超大面积上同时控住成本和良率”。从目前的市场叙事来看，EMIB-T的结构性优势应该还没被充分讨论。