$VICR 受到利好消息刺激，盘后股价涨幅达到11% VICOR 官宣一家领先的AI OEM厂商获得其VPD专利产品的授权。这对VICOR而言，是重大突破。（尤其考虑到VICOR目前正挥舞专利大棒，向诸多竞争对手发起了新一轮诉讼） ============================= Vicor licenses VPD to a leading AI OEM Sep 16, 2026 at 4:00 PM EDT ANDOVER, Mass., Sept. 16, 2026 (GLOBE NEWSWIRE) -- Vicor has granted a non-exclusive license to a new OEM licensee with the right to procure Vertical Power Delivery (VPD) modules covered by Vicor patents from unlicensed suppliers. VPD enables high-performance AI compute and network processors fueled at a high current density from a low voltage source. VPD systems, consisting of a “multi-cell converter” and a VPD network, enable breakthrough performance by avoiding the “the last inch problem” of Lateral Power Delivery (LPD). VPD systems are protected by foundational patents to innovations conceived during a decade of pioneering research conducted by Vicor in the U.S. VPD licensees can source VPD solutions from unlicensed global suppliers, whose multi-cell Voltage Regulators (VR) or Integrated Voltage Regulators (IVRs) are stacked in a multi-layer system. VPD solutions using high current density and high gain MCM™ current multipliers manufactured as ChiPs™ (Converters housed in Package™) in a Vicor fab are also available to licensees. MCMs enable substantially higher total system efficiency, are much thinner and mechanically and thermally adept. By procuring VPD modules for high-performance AI accelerators from Vicor, licensees may earn substantial discounts on licensing royalties for commodity VPD modules from unlicensed suppliers. The Vicor licensing practice provides OEMs and hyperscalers with multi-source flexibility, supply chain redundancy, and scalability, including from U.S. based Vicor fabs. As high-performance compute and network processors migrate to VPD, unlicensed OEMs and hyperscalers may need a license to secure their supply chain. Potential licensees may expect a structured licensing practice providing much lower royalty rates for early adopters. Supply agreements with infringing suppliers may contain indemnification provisions for recovery of royalties and monetary damages, but cannot overcome importation bans.

日本考察随记：AI革命中日本（之一） 走访日本，研究被动元件产业集群、深度分析村田、太阳诱电、TDK等头部企业后，最大的感受是：市场对本轮AI产业浪潮的认知，长期聚焦于GPU、HBM、光模块等高增长显性赛道，却严重低估了底层物理硬件的话语权博弈。很多人疑惑， AI革命由美国定义算法、 中国落地市场、 韩国主攻存储， 日本似乎缺席了前沿竞争， 但深入产业内核会发现，日本正牢牢卡住AI算力基础设施的“隐形咽喉”——高端MLCC。这也是我判断， 日本在本轮AI革命中依旧具备不可替代核心地位的关键原因。 过去很长一段时间，市场对MLCC的认知极其简单固化，将其归为手机、PC、消费电子的周期附属品，是跟随终端出货量波动的普通被动元件。终端景气则行业回暖，终端低迷则行业承压，这种消费电子周期逻辑，主导了市场对MLCC行业数十年的定价与认知。但AI服务器时代的到来，彻底颠覆了这一传统逻辑，而掌握高端MLCC核心技术与产能的日本企业，顺势站上了AI产业链的核心价值位。 AI产业的核心竞争，早已不局限于大模型、算力芯片、高速存储与光互联，真正制约高端算力稳定高效运行的，是一套极易被忽略的底层体系——服务器供电网络（PDN）。当下AI算力集群的核心痛点，早已不是单纯的算力密度不足，而是超高功耗场景下的供电稳定性问题。单颗AI芯片功耗突破1000W，核心工作电压不足1V，这意味着芯片周边需要承载数百至上千安培的瞬时突变电流，且算力负载会随计算任务启停极速跳变。 这种极端工况下，一旦供电网络响应速度不足，就会出现电压下陷（voltage droop），直接导致芯片降频、运算出错，甚至服务器宕机，彻底摧毁算力集群的稳定性。而高端MLCC的核心价值，就是作为芯片近端的局部电荷缓冲池，压低PDN阻抗，抑制高频噪声与电压波动，为GPU、ASIC等核心算力芯片筑牢供电安全底线。简单来说，没有高端MLCC的稳定加持，再顶级的GPU、HBM、光模块都无法发挥完整算力。 当前全球数据中心供电架构正迎来颠覆性迭代，进一步放大了高端MLCC的刚需属性。传统服务器通用的12V供电架构，早已无法适配AI机架的暴涨功耗，行业正全面向48V/54V架构升级，同时Google、Meta、微软主导OCP Diablo 400标准，英伟达主推800VDC AI工厂供电架构，高压直流供电成为行业确定性趋势。 这里存在一个关键的产业认知误区：高压供电仅解决远距离传输效率问题，无论远端电压提升至48V、400VDC还是800VDC，电流最终输送至AI芯片核心时，都必须降压至1V以内。远端高压、近端低压的架构特性，叠加超大瞬态电流、高频负载跳变的工况，让芯片近端的去耦、稳压、降噪需求达到前所未有的高度，而这一刚需，精准对应日系企业垄断的高端MLCC赛道。 本轮产业变革的核心特征，是MLCC需求的结构性分化，而非全行业周期复苏，这也是日本产业话语权持续强化的核心逻辑。当前全球MLCC市场呈现极致的冰火两重天：手机、PC等传统消费电子需求疲软，普通标准规格MLCC产能充足、竞争激烈、价格承压，不存在短缺行情；但适配AI服务器的高端专用MLCC，陷入持续性、刚性结构性短缺，供需缺口持续扩大。 之所以形成这种结构性差异，核心在于AI场景所需的MLCC，早已脱离普通消费级规格范畴，具备极高的技术、工艺、认证壁垒。AI服务器核心工况，要求MLCC必须同时满足小尺寸、高容量、低ESL（等效串联电感）、低高度、高耐压、耐高温、高可靠的严苛标准，且可适配die-side、land-side贴近芯片部署，参与嵌入式PDN设计。 其中低ESL性能是核心壁垒，也是日韩与国产厂商的核心差距。高频算力场景下，ESL参数直接决定电容的去耦能力，ESL过高会让电容在高频环境下失效，彻底丧失稳压降噪作用。村田、太阳诱电、TDK等日系龙头，凭借长期积累的材料、叠层、共烧工艺优势，实现了单层0.5μm介质薄膜、超1600层叠层的量产能力，对位精度可达±0.3μm，远超行业平均水平，可完美适配AI芯片的高频、大电流工况，这是普通MLCC产线无法复刻的核心优势。 更深层次来看，本轮高端MLCC短缺并非短期库存周期波动，而是技术、产能、认证三重壁垒构筑的长期供需错配，而这三重壁垒，基本由日本企业主导把控。 第一，需求端的增量逻辑彻底重构。本轮MLCC需求增长，并非来自服务器出货量的线性提升，而是单台AI服务器、单颗GPU、单个电源模块的MLCC用量与规格全面升级。算力功耗越高、架构越先进，近端高端MLCC的搭载数量与精度要求就越高，需求呈指数级增长。 第二，供给端产能无法快速释放。高端AI服务器MLCC无法通过普通产线简单改造量产，其小型化、高容量、低ESL、高耐压、高温可靠性的特性，涉及特种陶瓷粉体、电极浆料、精密叠层、低温共烧、高频测试等全套核心技术，量产良率把控难度极大。同时高端MLCC扩产周期长达18-24个月，核心生产设备交期1-2年，短期产能无法快速爬坡。且日系龙头经历多轮行业周期波动后，早已摒弃低端产能扩张策略，村田、太阳诱电、TDK持续收缩消费级标准品产能，将有限产能优先倾斜AI服务器、车载等高利润高端赛道，三星电机更是计划减产30%-35%标准品MLCC，进一步压缩低端供给、聚焦高端市场。目前村田在全球AI高端MLCC市场份额高达70%，形成近乎垄断的格局。 第三，客户认证壁垒构筑长期护城河。进入AI服务器核心供电网络的MLCC，并非简单的元器件采购替换，需要与主板设计、芯片封装、电源模块、散热系统、PDN仿真模型深度绑定验证，认证周期漫长、准入门槛极高。一旦通过头部算力厂商认证，即可形成长期稳定的独家或优先供货资格，新进入者难以快速替代。 行业普遍关注的硅电容替代逻辑，进一步印证了日系高端MLCC的不可替代性，二者并非替代关系，而是场景分工、协同赋能。硅电容优势集中在die-side极近区域，可适配超高频瞬态电流处理，但板级电路、电源模块、48V高低压接口、land-side中高频去耦等核心场景，仍然需要大量高端MLCC支撑。硅电容的技术迭代，本质是行业对芯片电源完整性的极致追求，进一步放大了高端电容的价值，而非颠覆MLCC的产业地位。 纵观整条AI产业链，利润与价值正在从前端算力、光互联，持续向底层物理硬件渗透。GPU、HBM解决算力输出与数据存储问题，而高端MLCC解决算力稳定运行的底层保障问题。随着AI机架功耗持续攀升，48V/54V仅为过渡架构，400VDC/800VDC高压架构将成为未来主流，但无论远端供电架构如何迭代，芯片核心低压、大电流、高瞬态、高热密度的核心工况不会改变，高端MLCC的刚需地位将长期稳固。 本次日本产业考察的核心感悟：AI革命的竞争，从来不是单一技术的竞争，而是全产业链底层能力的比拼。 美国掌控AI算法与算力芯片话语权，韩国主导高端存储，而日本凭借数十年的材料与工艺积累，垄断了AI算力稳定运行的核心底层元件——高端MLCC。 当下的MLCC，早已跳出消费电子的周期桎梏，正式成为AI基础设施供电网络的核心核心。低端MLCC周期疲软、高端MLCC持续紧缺的结构性行情，不会是短期现象。在AI算力持续升级、供电架构持续迭代的背景下，日本企业凭借高端MLCC构筑的产业壁垒，将成为其在全球AI革命中最核心、最隐形的竞争力，这也是解读本轮AI产业格局，必须看懂的日本价值。

为什么 MLCC 又重要了？ 本文专注于三个问题，大家各取所需： 1. 为什么现在MLCC变得重要了？ 2. 为什么是高端MLCC？ 3. 为什么本次更像是结构性短缺而非补库存周期。 请注意，本文的逻辑您可以直接复制给你们的AI，AI会告诉你基于本文描述的情况还能找到哪些其他的产业，或是在中国A股有什么标的。 本文不赘述此处，但是欢迎大家评论区留言讨论。 觉得大家有点价值，欢迎大家画一刀点个订阅。 ---------TL:DR--------- 1. 为什么现在MLCC变得重要了？ 过去看MLCC，会把它当成一个手机、PC、汽车电子周期品。 手机出货好，MLCC好；消费电子差，MLCC差。这个理解不能说错，但在AI服务器时代，它已经不够用了。 因为AI数据中心正在把MLCC从一个“普通被动元件”，重新推回到一个非常关键的位置：Power Delivery Network，也就是供电网络。 AI服务器的核心问题，不只是GPU够不够多，HBM够不够快，光模块够不够密。还有一个更底层、更物理的问题： 这么大的电流，如何稳定、低损耗、快速响应地送到GPU/ASIC核心？这就是MLCC重新变得重要的原因。 现在的数据中心供电架构正在发生变化。传统服务器时代，12V供电已经用了很多年。但AI rack功耗暴涨之后，行业正在往48V/54V，甚至±400VDC/800VDC演进。 Google、Meta、Microsoft推动OCP Diablo 400；NVIDIA也在推800VDC AI factory power stack；TI、Vertiv、ABB、Delta这些公司也都在围绕800VDC架构布局。 但这里有一个容易被误解的点： 高压供电解决的是远距离传输效率，不是芯片核心附近的供电问题。800V也好，48V也好，最终到GPU/ASIC核心，仍然要变成不到1V的核心电压。 而一个1000W级别的AI芯片，如果核心电压约1V，意味着它附近要处理的不是几十安培，而是数百到上千安培的瞬态电流。 这才是真正可怕的地方。 AI芯片不是一个稳定耗电的灯泡。它的负载会快速跳变。某个计算任务起来，电流需求瞬间拉高；电源网络如果响应不够快，电压就会下陷，也就是voltage droop。droop太大，轻则降频，重则错误、宕机、可靠性下降。 所以越靠近GPU/ASIC，越需要大量电容作为局部电荷缓冲，压低PDN阻抗，抑制噪声和电压波动。 这就是MLCC在AI服务器里的真实作用。 它不是“板子上随便贴一堆小电容”。它是在帮GPU/ASIC维持高速运行时的供电稳定性。 2. 为什么是高端MLCC？ 但这里必须强调：真正重要的不是所有MLCC，而是高端MLCC。 为什么？ 因为AI服务器需要的不是普通消费级规格。它要的是：高容量、小尺寸、低ESL、低高度、高可靠、高耐压、耐高温，甚至要能放在package附近、land-side、die-side，或者参与嵌入式PDN设计。 普通MLCC解决不了这个问题。因为在高频场景下，电容不是只看容量。ESL，也就是等效串联电感，会变得非常关键。ESL太高，电容在高频下就不像电容，反而会失去去耦效果。 所以AI服务器真正需要的是低ESL、短电流路径、大电流截面积、能贴近芯片的MLCC。 这就是为什么村田在AI服务器供电指南里，不是泛泛而谈“MLCC需求增加”，而是专门讲die-side、land-side、低ESL、低高度、小型高容量，以及PDN仿真和元件摆放。 这背后的意思是：高端MLCC已经不只是材料问题，而是供电架构问题。这也解释了为什么这轮更像“结构性短缺”，而不是普通周期补库存。 3. 为什么本次更像是结构性短缺而非补库存周期？ 普通MLCC并不一定短缺。手机、PC、一般消费电子需求并不强，很多标准规格并没有进入全面紧缺。 但AI服务器用的高端MLCC是另一回事。 它受限于几个东西： 第一，需求增长不是单纯来自AI服务器数量增加，而是每块AI baseboard、每个power module、每个GPU/ASIC附近的电容用量和规格都在上升。 第二，高端MLCC产线不是普通产线随便切一下就能做。小型化、高容量、低ESL、高耐压、高温可靠性，都涉及良率、工艺、材料和测试能力。 第三，AI服务器客户认证周期长。进入GPU/ASIC供电网络的元件，不是今天报价、明天替换。它要和主板、封装、电源模块、热设计、仿真模型一起验证。 第四，头部供应商不太可能为了短期需求疯狂扩普通产能。经历过多轮MLCC周期后 村田 (村田製作所, Murata 太阳诱电(太陽誘電, Taiyo Yuden 三星电机 (삼성전기，Samsung Electro-Mechanics TDK ( 这些厂商更倾向于把产能分配给高端、高可靠、高利润规格，而不是重走低端过剩路线。 所以我们看到的可能不是“MLCC全行业普涨”，而是： 低端松，高端紧。消费级松，AI服务器紧。普通规格松，高容量/高耐压/低ESL/低高度规格紧。 这就是结构性短缺。 还有一个问题：硅电容会不会替代MLCC？ 我的理解是，不是简单替代，而是分工。越靠近die、越高频的位置，硅电容会更有价值。它可以进入封装，interposer、die-side附近，处理极高频瞬态。但板级、power module、48V输入输出、land-side、中高频去耦，仍然需要大量高端MLCC。 所以硅电容的出现，并不是否定MLCC逻辑，反而说明同一个趋势： AI芯片附近的电源完整性，正在变成新的价值池。 未来不是某一种电容通吃，而是MLCC、硅电容、聚合物电容、嵌入式电容基板一起分工。 因此，MLCC这条线最重要的判断，不是“会不会像2018年那样全行业大缺货”。 我认为更正确的问题是： AI服务器高端MLCC会不会持续紧？ 我的答案是：大概率会。 因为AI rack功耗还在继续上升，48V/54V只是当前阶段，±400VDC/800VDC是下一阶段，但不管远端电压怎么升，最终芯片核心附近都必须面对低压、大电流、高瞬态、高热密度的问题。 只要这个问题存在，高端MLCC就会继续重要。 短缺也更可能出现在这些方向： 高容量、小尺寸MLCC 低ESL、低高度MLCC land-side / die-side 用MLCC 48V电源系统里的高耐压MLCC 高温、高可靠、服务器级认证规格 能参与PDN仿真和客户协同设计的高端料号 所以这不是简单的“被动元件涨价故事”。 更准确地说： MLCC正在从消费电子周期品的一部分，变成AI基础设施供电网络的一部分。 这也是为什么它值得重新研究。 AI产业链的利润池，不只在GPU、HBM、光模块。 当算力继续堆高，瓶颈会自然扩散到供电、散热、互联、存储这些底层物理环节。 而MLCC这一次站上的，正是“供电完整性”这个位置。 这才是这轮高端MLCC行情最值得重视的地方。

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线