研究系统给了7条主线，我列举两条： 1️⃣ 需求创造，集中在少数新demand creators 手里（图1） 2️⃣行业瓶颈，从 GPU 转遇到 HBM / advanced packaging（图2） 可以看到每条主线，都有非常明确支撑的证据，来自所有 ai 美股公司的财报/电话会等公开文件。 这些主线会根据新的文件出现，不断演进。

先进制程的瓶颈，你以为只有光刻机吗？ 其实还有Photomask（光罩 / 掩膜版）。 如果说光刻机是印刷机，那么Photomask就是印刷模板 / 底片，wafer（晶圆）就是被印内容上去的纸。 AI带来的半导体复杂度增长，会直接传导到Photomask，甚至被进一步放大。 过去行业是wafer使用量 +10%，mask需求 +10%。 AI时代可能正变成：wafer +10%，mask value +20%~40%。 因为增长的不只是mask数量，还包括： mask层数 EUV层数 multi-patterning复杂度 advanced packaging mask RDL / interposer / HBM相关mask inspection复杂度 repair难度 mask write时间 Photomask本质上已经不再只是“玻璃板”，而越来越像半导体工业里的“母版”。 mask面积远大于芯片，但精度要求反而更高。这点和euv镜头有点像：在A4纸大小区域上绘制整个城市地图，同时误差不能超过几纳米。 一套高端mask如果存在缺陷，后面可能是几万片wafer同时报废。 因此行业的核心，是缺陷控制能力。目前高端mask已经进入纳米级光学工程阶段。EUV mask、3nm/2nm logic mask、HBM相关mask、Advanced Packaging mask，都远超传统DUV时代。 于是高端Photomask天然是低throughput、慢扩产、重工艺积累行业。 相比传统DUV mask是透射式，光直接穿过去；EUV mask则是多层反射镜结构，内部包含Mo/Si multilayer、absorber、pellicle和超低缺陷blank。mask defect会被无限复制，因此phase defect、CD误差、overlay误差、multilayer defect都会极其致命。于是mask inspection的重要性开始接近光刻机本身，工艺技术门槛都变得极高。 除了芯片制造需要mask，还有Advanced Packaging Mask：先进封装本质上也是光刻工业。 CoWoS、Fan-Out、RDL、Interposer、EMIB、Hybrid Bonding，本质都依赖Photomask。因为先进封装已经不再只是“把芯片焊起来”，而是在package内部重新构建超高密度微型互连系统，负责数据传输、电源分配、时钟同步和高频信号完整性。 AI需求带来的，不只是封装数量增长，而是每个Package内部复杂度的爆炸。过去1~2层RDL，现在5层、8层、10层以上。每增加一层RDL，通常就意味着新增对应mask流程。于是Photomask需求开始从“跟随wafer数量增长”，变成“跟随系统复杂度增长”。 先进封装可能是未来几年增长最快的Photomask子方向之一。因为AI package正在逐渐变成“微型主板”。大量原本属于PCB和系统板级的功能，正在向Package内部迁移：HBM互连、高频SerDes、Power Delivery、Chiplet Fabric。于是先进封装越来越像“后道版晶圆厂”。 这也是CoWoS、EMIB、Foveros、SoIC、Hybrid Bonding越来越重资产、越来越难扩产的根本原因。它们已经不再是传统封装，而是系统级硅互连制造。 而随着光刻机越贵、越稀缺，每一次曝光就越昂贵。于是晶圆厂会更加重视： 高质量mask inspection repair pellicle overlay metrology 与此同时，EUV紧缺还会推动multi-patterning。原本1层EUV，可能被迫变成多次Immersion DUV曝光、SADP、SAQP，结果反而增加了Mask数量。因此EUV scarcity并不一定压制Photomask行业，很多时候反而提升高端DUV mask需求。尤其HBM、CoWoS、Advanced Packaging、RDL、Substrate这些大量使用Immersion DUV与Packaging Lithography的环节。 这也是为什么高端Photomask行业越来越像HBM、CoWoS和EUV生态。真正限制行业扩产的，已经不只是CapEx，而是： defect reduction yield learning inspection能力 process tuning customer database 长周期验证 工艺积累 很多部分已经开始像“工业化手工艺”。 其在整个半导体生态中的议价能力，将会越来越强。而市场，很可能还没有充分意识到这一点。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

下班了，终于有时间认真给大家分析一下英伟达最新的财报了。 先说英伟达。Q2营收962亿美元，同比+106%；数据中心收入890亿美元，同比+117%，下一季度又直接给出1080亿美元营收指引。更重要的是，Vera Rubin已经进入全面量产，CoreWeave、Google Cloud、微软、Oracle等客户都已经开始运行Rubin机架。甚至Spectrum-6已经同时往可插拔光模块和CPO方向推进。 上面这段话看起来很复杂，大家真正要理解的核心逻辑只有一个，就是AI基础设施的复杂度还在继续往上走。为什么这么说？ 因为Rubin卖得越多，背后绝对不只是英伟达多卖几颗GPU。需要的是更先进的逻辑制程、更大的HBM、更高层数的DRAM堆叠、更复杂的TSV、更先进的封装、更密集的互连，最后甚至开始走向CPO和silicon photonics。 OK，接下来正文开始！ 上面说了很多，这些牛逼的东西在真正量产之前，都有一个必须要做的事，就是先买设备。那么，向谁买呢？没错，就是我们这篇文章真正的主角 $AMAT 很多人一提AMAT，就把它理解成一只HBM/DRAM设备股，其实完全不是。AMAT最新一个季度半导体设备收入70.4亿美元，其中Foundry/Logic/Other占整整67%，DRAM只有26%，Flash只有7%。换句话说，它最大的基本盘本来就是先进逻辑，而不是单押存储。 AI继续往前走，AMAT几乎每一条线都能吃到。 2nm/GAA继续推进，需要更多沉积、刻蚀、材料工程； DRAM/HBM继续扩产，需要Epi、TSV、CMP、沉积和检测； HBM从12层、16层继续往更高堆叠走，制造和良率难度继续提高； chiplet和先进封装越来越复杂，CMP、铜电镀、eBeam metrology和defect inspection需求全部增加； 再往后走到CPO和silicon photonics，本质上又是在增加新的材料、封装和制造步骤。 看明白了吗？amat甚至不需要赌哪一家AI芯片公司最终赢。 英伟达赢，要买设备。ASIC起来了，Google、Meta、Amazon自己造芯片，还是要买设备。HBM继续爆发，海力士、美光、三星扩产，要买设备。先进封装继续升级，还是要买设备。 今天的先进封装本来就还大量使用micro-bump + thermocompression bonding，AMAT自己最新的技术说明也明确说，现在主流仍然是TC bonding，之后才逐步向hybrid bonding迁移。也就是说，即便hybrid bonding的大规模放量往后推，被推迟的只是某一个设备CapEx爆发点，不是HBM需求消失，更不是先进封装设备不需要了。 实际上，AMAT现在已经同时在吃micro-bump、TSV、高层HBM以及未来hybrid bonding的设备需求。公司今年刚推出一整套针对DRAM和先进封装的新设备，包括Epi、CMP、铜电镀、PECVD和eBeam检测，覆盖从今天的micro-bump一直到未来hybrid bonding。 talk is cheap, 我们直接来看数据，最新季度AMAT营收91.2亿美元，同比+25%，创历史新高；下一季度直接指引102.5亿美元，明显高于当时华尔街约95.4亿美元的预期。更重要的是，公司把2026年advanced packaging收入增长预期从之前的50%以上提高到了70%以上，客户给出的需求visibility甚至已经开始看到2030年。 好了说到这里，我能想到很多人会拿 $AMAT 股价下跌说事，但我可以很负责任的说，真正研究了整条产业链以后，我确信，这段时间amat的走弱本质上更多是在消化前期过高预期、与LRCX/KLAC/ASML之间的相对增长比较，以及部分先进封装技术节点放量时间变化。财报出来以后股价跌，甚至也是因为市场觉得“很好，但还不够炸”，而不是基本面转坏。 只要 AI 继续推动先进逻辑、HBM、先进封装和光互连的资本开支，AMAT 仍然是卖铲子的。市场现在争论的更多是这把铲子未来几年能卖多快，而不是还有没有人需要铲子。

韩国砸1.3万亿美元搞半导体，我把设备股重新研究了一遍 上周，韩国政府联合三星电子与SK集团，宣布了韩国史上最大规模的产业投资计划，未来十年内在韩国本土半导体、AI数据中心及相关领域的总投资规模逼近 2000 万亿韩元（约合 1.3 万亿美元）。 这个消息让我把半导体设备公司全部重新捋了一遍，整理一下思路。 先说我的核心结论 如果HBM、DRAM这些先进存储未来几年还是AI最大的瓶颈，那最先把这块红利吃进自己嘴里的是给存储厂卖设备的公司。毕竟存储厂要扩产，第一笔花的钱永远是先买设备，设备商的订单兑现速度比存储厂的产能爬坡更快。 现在内存厂商三星、海力士，加上制造龙头台积电，都开始大举资本开支积极扩产，这自然会推动半导体设备、材料、测试这整条产业链进一步爆发。这几家本身就是各自产业链里最有话事权的核心客户，他们要花钱扩产，自然要把钱花在买更多设备、买更多材料上，这笔钱最终会流进设备商和材料商的报表里。 AMAT 应用材料是我目前最看好的一家 倒不是因为它在哪个具体环节做得最强，而是因为只要是晶圆厂，几乎绕不开它的设备HBM、DRAM、NAND，不管三星、SK海力士还是美光在扩哪条产线，应用材料的设备基本都会出现在产线上。PVD、CVD、CMP、外延这几个前道制造的核心流程，几乎每一个都有它的位置。买应用材料更像是直接押注整个AI资本开支周期的体量，不是赌某一项具体技术能不能跑出来。也就是说AMAT的故事非常全面，他受益于TSMC，Intel Glass Substrate，Advanced Packaging，HBM等。资金覆盖面很广。AMAT几乎每条线都能讲故事。几乎什么CapEx它都受益。所以资金愿意一直配置。这也是为什么技术面4月份以来从来没有跌破过EMA 20，沿着EMA 20一路上行。 LRCX是我重点关注的第二家 如果说AMAT赢的是广度，Lam Research赢的是HBM弹性。HBM比传统DRAM多出大量刻蚀、TSV（硅通孔）、晶圆减薄这些复杂工艺，而这恰好是Lam Research最拿手的领域。应用材料管理层之前提过，HBM部分工艺步骤的数量比传统DRAM多出三到四倍。如果HBM接下来持续供不应求，Lam Research可能是设备板块里业绩弹性最大的一家。 剩下几家也快速说一下 KLAC做检测设备，是这个细分的龙头。HBM层数堆得越高，先进制程越复杂，良率管控的重要性只会越来越高，几乎每座新建的先进晶圆厂都离不开检测设备。它的特点是增长稳，但爆发力没有AMAT和Lam Research那么强。 ONTO是市场容易忽略的一家。它的看点不在传统晶圆制造，在先进封装这条线。HBM4、HBM5、混合键合、CoWoS这些技术持续升级，封装环节的计量和检测重要性会同步提升，如果先进封装继续是AI产业链最大的瓶颈之一，ONTO还有不错的成长空间。 Teradyne做测试设备，HBM堆叠越高、GPU越复杂，测试时间也跟着拉长，它会受益，但属于间接受益，绑定程度不像AMAT和Lam Research那样直接挂钩存储扩产。 AMKR是先进封装这条线上另一个值得关注的标的，台积电这边的资本开支扩张，对它也是直接受益，先进封装订单本身就是它的核心业务。 ACMR是值得长期盯着的国产设备公司，逻辑跟前面几家不太一样。它吃的是国内DRAM、NAND扩产和国产替代推进的红利，跟三星、SK海力士、美光那条全球扩产主线关系不大，是另一条独立的产业逻辑。 如果按未来存储扩产受益程度排个序，目前大概是AMAT和LRCX排在最前面。接下来是KLAC，然后是ONTO和AMKR，再然后是Teradyne，最后是ACMR。如果只盯HBM这一条主线，LRCX的弹性可能比AMAT更高。 但如果只能长期持有一家半导体设备龙头，我还是会选应用材料，AI时代真正持续增长的是资本开支这件事本身，只要全球晶圆厂还在建、设备还在买，应用材料几乎永远站在这条产业链最核心的位置。

❌拿不住美股-----看AI核心电子元器件分解 —— 对应美股AI CapEx图解, 这样你心里有数，就拿得住了，AI在哪里被卡住了。 一、PCB / AI服务器ODM（系统组装） ♨️核心逻辑 :AI服务器升级 → 高层数PCB、高速PCB需求暴增。 • 伟创力 Flex Ltd. —— $FLEX • 天弘科技 Celestica —— $CLS • 捷普 Jabil —— $JBL • TTM 科技 TTM Technologies —— $TTMI 二、MLCC（多层陶瓷电容） AI服务器高频、高功耗下核心被动元件。 • 威世科技 Vishay —— VSH（主做被动元件 / MLCC） • 村田制作所（OTC）Murata —— MRAAY（全球龙头） • 太阳诱电（OTC）Taiyo Yuden —— TYOYY 三、CPO（共封装光学）美股芯片 / 平台 AI数据中心最重要的方向之一。 🅰️CPO芯片 / 交换平台 • 博通 Broadcom —— $AVGO • 美满电子 Marvell —— $MRVL • 英伟达 NVIDIA —— $NVDA 🅱️光模块 / 光器件 • Lumentum —— $LITE • 高意 Coherent —— $COHR • 应用光电 Applied Optoelectronics —— $AAOI 四、HBM（高带宽内存）美股 ♨️HBM决定AI GPU上限 • 美光科技 Micron —— $MU （美国唯一 HBM 生产商） 非美股核心 •SK海力士（全球HBM龙头） •三星电子 五、CCL（覆铜板 Copper Clad Laminate）美股 纯 CCL 美股极少，下面为材料 / 基板相关 • 罗杰斯 Rogers —— $ROG （高频板材，PCB 核心材料） 六、FPC（柔性电路板）美股 AI链条里不是最核心方向。纯正 FPC 美股几乎没有，以下为柔性电路 / 互连相关 • 泰科电子 TE Connectivity —— $TEL （柔性连接器、FPC 组件） • 安费诺 Amphenol —— $APH （柔性互连、FPC 连接器） 七、DRAM（内存） • 美光科技 Micron —— MU（唯一美股 DRAM 大厂） 八、NAND（闪存） • 美光科技 Micron —— MU（同时做 NAND） 九、GPU（图形处理器 / AI 芯片） AI产业链绝对核心。 • 英伟达 NVIDIA —— $NVDA （AI GPU 绝对龙头） • 超威半导体 AMD —— $AMD （GPU+CPU） 十、先进封装（Advanced Packaging） 先进封装是AI时代最关键增量之一。 • 英特尔 Intel —— $INTC（SiP/EMIB/Foveros） • 高通 Qualcomm —— $QCOM（SiP 封装） • 安靠科技 Amkor —— $AMKR （全球封测大厂，SiP 主力） 十一、交换芯片 / Networking AI集群扩张核心。 • Broadcom —— $AVGO • Marvell —— $MRVL • NVIDIA —— $NVDA • Arista —— $ANET 十二、AI基础设施底层材料层 • 康宁 —— $GLW 十三、AI互连 / Connectivity • Astera Labs-- ALAB 后面3个我补充的，尤其是康宁，我看见有人喊拿10年后再看~~~

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

韩国半导体设备链正在重估：从配套环节到AI基础设施 韩国半导体设备链，在AI时代，对全球半导体产业正变得越来越重要。 半导体制造复杂度正在快速提高，于是很多过去只是“配套环节”的设备，开始变成真正的瓶颈。 包括： HBM Bonding Burn-in Test Handler 高温测试 高速互连 Hybrid Bonding 热管理 先进封装 后处理 这些环节的重要性都在明显提升。 Hanmi Semiconductor就是典型案例。 过去很多人把Hanmi当普通封装设备公司，但AI时代之后，它已经逐渐变成HBM设备链的重要玩家。公司的核心产品包括TC Bonder、HBM Bonding、EMC、Vision Placement。 过去先进封装很多时候只是后道配套。但现在先进封装已经不只是“封芯片”，而是承担HBM连接、多Die协同、高速互连、热管理、Power Delivery、大尺寸封装良率等功能。 于是先进封装第一次开始脱离“低技术、低估值、低成长”的传统定位。 PSK Holdings也是类似逻辑。 PSK做Ashing、Descum、Dry Strip，本质上属于去胶和后处理设备。过去市场关注度不高，但随着先进制程、存储、先进封装复杂度提升，后处理的重要性也在提升。 Jusung Engineering则是韩国重要的CVD、ALD设备厂商。AI时代之后，高层堆叠、高深宽比结构、更复杂材料体系，都在提高沉积工艺的重要性。 TES同样类似。它做Cleaning、Etch、Gas Process。随着HBM、先进封装、先进存储复杂度提升，清洗与后处理的重要性也在提高。 就连Mirae Corporation这样的在生产过程中“搬运”芯片的设备公司，也开始形成行业壁垒。 Mirae的核心业务包括Test Handler、Burn-in Sorter、SMT Mounter，其中真正核心的是半导体测试Handler。 简单来说，芯片测试时，需要自动搬运、对位、温控、分类。Handler负责这些自动化动作。Mirae不做ATE Tester本身，而是做“如何让芯片高效率接入Tester”的自动化系统。 由于先进芯片越来越薄、越来越大、越来越贵、越来越脆弱，尤其HBM更明显。于是Handler已经越来越像“高精度运动控制 + 热管理 + 自动化”的复杂系统。 难的是，既要高吞吐、高并行、温度均匀、快速切换，同时又不能影响测试精度。很多公司能做Demo，但做不到长期高稼动率、thermal drift控制、socket alignment稳定、长时间稳定量产。 所以Handler原来并不是高壁垒行业，但AI时代后，HBM、高功耗GPU、advanced packaging、三温测试、burn-in，都在明显提高Handler难度。 从这些例子我们可以看出，AI时代最大的变化之一，就是后道测试复杂度正在非线性提升。 而整个韩国半导体设备产业链，也正在从传统周期设备行业，逐渐转向AI基础设施产业链。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

AI正在重构整个半导体产能分配体系 ai爆发之前，半导体行业是一条单行线：先进制程不断升级，成熟制程逐渐淘汰。但AI不只是推动EUV需求暴涨，而更近一步的推动全产业链产能争夺。 AI GPU、HBM、AI ASIC开始疯狂吞噬先进制程产能，因为AI芯片背后的单位经济模型远高于传统消费电子。一片先进GPU wafer，最终可能对应几十万美元级别的AI服务器和长期云租赁现金流。于是foundry天然优先分配给AI GPU、TPU、custom AI ASIC、HBM。 于是整个外溢链条开始形成。第一层是原本依赖先进EUV的一部分产品，开始长期停留在older nodes。最明显的是手机SoC、消费GPU、PC CPU、Networking ASIC、DPU、Switch ASIC。这些产品理论上应该继续往3nm、2nm迁移，但现实是先进wafer越来越贵，EUV slot越来越难抢，AI客户越来越愿意支付更高价格。 很多产品接下来很可能不得不开始延长旧节点寿命，停留在N5/N6/N7，更多依赖ArFi immersion，增加multi-patterning，用chiplet替代纯缩节点。 手机这样的迹象刚刚开始。过去手机换机周期大约18-24个月，现在很多地区已经拉长到36-48个月。旧旗舰仍然足够强，大部分用户感受不到必须升级的必要。于是手机行业进入一个非常特殊的阶段：旧手机还能用，新AI体验又没强到必须换机。接下来我们很可能看到的可能会是，只有真正高端旗舰还在继续抢最先进EUV，中低端Android 要么被淘汰，要么其SoC大量停留在6nm、7nm、8nm、12nm，很多厂商已经开始放弃继续 aggressively 追逐最先进节点。 但手机行业最终还是会重新争夺先进制程，真正的原因不是CPU，而是功耗。手机是电池设备。未来如果本地AI agent、实时视觉理解、长时记忆、always-on AI OS、后台持续推理开始普及，那么TOPS/W、memory bandwidth、SRAM/cache、先进封装会重新变得极度重要，否则发热和续航会变得不可接受。 下一层外溢，是高端DUV。很多人过去认为EUV会逐渐淘汰DUV，但现实完全相反。AI时代实际上正在让ArFi immersion重新战略化。因为即使是EUV时代，大量关键层仍然依赖ArFi immersion、ArF dry、KrF。尤其advanced NAND、DDR5、HBM、Networking ASIC、optical DSP、SerDes、Switch ASIC，本身就高度依赖高端DUV。AI越发展，对memory和IO的需求越高，DUV的重要性反而越强。于是行业开始出现一个关键变化：不是EUV替代DUV，而是EUV + DUV对应的需求一起拉爆。 现在已经能看到很多迹象：ASML DUV订单重新变强，refurbished DUV需求上升，二手scanner价格维持高位，mature fab利用率重新改善。真正危险的是，这种压力还会继续向下传导。当手机、消费GPU、Networking ASIC开始占满高端ArFi之后，汽车、工业、功率、PMIC、MCU、模拟芯片又会继续向更成熟节点退。这其实就是EUV → ArFi → KrF → i-line的逐层外溢。 而且这个过程其实已经发生过一次。2021-2022汽车缺芯，本质上就是高价值消费电子挤占成熟制程产能。AI时代只是把这个过程进一步放大。汽车行业已经学会一件事：最怕的不是芯片不先进，而是没有芯片。于是越来越多车企开始长期锁产能、多供应商、接受旧节点、延长平台寿命。很多汽车芯片未来可能长期停留在28nm、40nm、55nm、90nm，因为对于车规来说，稳定供货远比缩节点重要。 功率半导体则是另一个容易被低估的方向。它并不依赖EUV。功率真正重要的是耐压、电流、热、reliability、缺陷控制、封装，所以大量功率器件长期停留在180nm、130nm、90nm、BCD、HV CMOS、200mm，很多甚至主动不愿意继续缩节点，因为更先进制程反而漏电更高、热更难、成本更高、良率更差。 但AI datacenter本身又在疯狂拉动功率需求。现在AI rack功率已经开始从50kW向100kW、300kW+继续升级。于是HVDC、VRM、PSU、UPS、rack-level power、battery backup都会大量消耗MOSFET、IGBT、SiC、GaN、PMIC。AI一边挤占先进制程，另一边又在疯狂拉动成熟制程。 最终整个行业会越来越像“全层级产能紧张”，而不是单纯“先进制程繁荣”。真正限制行业的，也早已不只是scanner数量，而是整个超复杂制造体系：optics、overlay、metrology、mask、photoresist、substrate、advanced packaging、testing、power、cooling，共同形成的复杂度瓶颈。 AI真正改变的是：半导体行业开始从“晶体管中心”，进入“系统复杂度中心”。EUV不会淘汰DUV。AI时代真正发生的事情，可能恰恰相反：整个半导体产业，会重新意识到，高端DUV、成熟制程、旧scanner、legacy fab，才是支撑全球电子工业的真正底座。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor