推特第一股神喊单mlcc材料供应商nippon chemical 股价应声大涨！竞争对手sakai chemical也同日涨停 这俩是市场上唯二的专做高端mlcc材料的供应商（并不意味着mlcc厂商一定要从他们采购，因为村田和太阳诱电tdk等很多会自己做材料） 但这两股的市值只有3-4亿美元。。。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

“高盛分析师高山大树表示，AI服务器用MLCC市场预计从2025年至2030年将增长超过4倍，从约2150亿日元扩张至约9200亿日元，年均增长率达34%。 分析师纳尔逊·阿姆布拉斯特也表示，MLCC（多层陶瓷电容器）已成为继GPU和存储之后的AI服务器组件构成中第三大组件。”

最近，风华高科因RC/RS系列0402、0603晶片电阻订单激增，暂停部分新订单。 虽然只是是贴片电阻吗，但重要的，这是，高端、小尺寸、高一致性被动器件，的供需失衡信号。 0402 / 0603是封装尺寸。它既可以是MLCC，也可以是贴片电阻、电感、EMI滤波器。AI服务器真正需要的，是“小尺寸下还能维持高频、高一致性和长期可靠性”的器件。 AI的VRM复杂度提升、PDN越来越复杂。于是系统开始大量消耗：高频MLCC、小尺寸电阻、高频电感、钽电容、HSC。 这些器件单价不高，但属于“缺一个，整机就无法出货”的东西。 AI服务器里的需求本身是分层的。最核心的位置，比如GPU核心供电、HBM附近、ASIC substrate附近，仍然高度依赖：Murata Manufacturing、TDK Corporation、Taiyo Yuden。因为这里要求极低ESL、极低ESR、高频响应和长期可靠性。 但AI服务器并不只有核心位置。PSU、BBU、NIC、SSD、光模块、交换机，同样会消耗海量0402/0603。重要的是，AI正在先抽紧最顶级MLCC产能，然后压力开始向中高端0402/0603扩散。 最近大火的MLCC和0402电阻看起来是不同器件，但背后共享的是“小尺寸精密制造能力”。包括精密印刷、烧结、AOI检测、高频测试、超小尺寸良率控制、精密材料处理。 这和HBM产业链很像。最开始缺的是HBM，后来CoWoS、ABF、substrate、电源、散热、测试一起开始紧张。MLCC现在也开始出现类似现象。 真正最容易缺货的，往往不是最顶级料号，而是“能量产、能过验证、还能部分替代”的中高端规格。 2018年被动器件超级周期就是典型案例。当时车规MLCC先缺，高频小尺寸规格先涨，随后0402/0603全面涨价。因为一旦高端规格开始缺货，客户就会提前备货、长单锁产能、替代采购、超额下单，最后整个产业链一起紧张。 现在AI行业，可能正在重复这个过程。 更重要的是，这种紧缺会向二线供应商传导。当Murata Manufacturing、TDK Corporation、Taiyo Yuden 优先保障AI服务器和车规客户后，订单开始向：Vishay Intertechnology、Yageo Corporation、Bel Fuse Inc.、Fenghua Advanced Technology 溢出。 AI数据中心，正在把整个电子产业重新拉回“工业品逻辑”。从GPU，到HBM，到光模块，到电源，再到0402电阻，整个链条都在同时变紧。 这可能意味着，被动器件行业，正在进入新一轮量价周期。甚至可能是超级周期。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

越来越觉得这轮 MLCC 周期， 大概率会比 2017-2018 更大。 因为需求逻辑已经彻底变了。 上一轮， 核心还是智能手机升级。 而这一轮， MLCC 同时绑定了： • AI 服务器 • 新能源汽车 • AI 终端化 本质上是整个电子系统复杂度在提升。 尤其 AI 服务器。 很多人只盯着 GPU， 但高端 GPU 最大的问题之一其实是供电。 功耗越高， 对高可靠性 MLCC 的需求越大。 算力往上卷， 电源系统复杂度也跟着指数级提升。 汽车电子也是一样。 新能源智能车的 MLCC 用量， 相比燃油车是倍数级增长。 而真正关键的是： 这一轮供给端远比 2018 年克制。 经历过上一轮行业大扩产之后， 日韩龙头明显开始控制资本开支， 新增产能也基本集中在高端领域。 所以这轮可能不是简单补库存。 而是： AI + 汽车电子驱动下， 电子工业底层元件的一次重新定价。 重点关注： $6981 村田 $6976 太阳诱电

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

OpenAI 最近利用 AI 推翻 Erdős 离散几何猜想， 这是ai科研的alphago时刻 可能意味着ai在科研领域全面超越人类科学家的时刻已经很近了 对这个问题，传统数学家主要在几何空间内优化，而 AI 却把问题转化到了代数数论结构中，找到了一整类全新解法。 这意味着 AI 已不只是模式匹配，而开始具备跨领域、跨抽象层的泛化能力。 历史上许多重大科学革命，例如爱因斯坦的相对论，本质上也是人类泛化能力的最好的展现：发现不同领域间更深层的统一结构

那是遥远的2013年，我才刚刚进入A股。初出茅庐还相信基本面的我，立刻买入了看好的海产第一股獐子岛。 那时候我觉得自己看得懂鲍鱼养殖。 然后2014来了。獐子岛的扇贝突然跑路。 那是2015年，我追逐创业板题材，买入了农业概念股万福生科。 那时候我觉得自己看懂了农产品贸易， 然后2015来了。万福生科农产品造虚增收入。 那是2016年，我重仓了互联网生态概念股乐视网。 那时候我觉得自己看懂了生态化反 然后2017来了。假会计跑路 还是2017年，我还不死心，坚守价值投资，加仓了高成长白马股康得新。 那时候我觉得自己看懂了新材料未来， 然后2018来了。康得新百亿存款不翼而飞，公司直接退市 2018年，我看好医药白马，买入了曾经的千亿龙头康美药业。 那时候我觉得自己看懂了中药现金流 然后2019来了。累计虚增近900亿货币资金被查实，集体诉讼启动 。。。。。。