韩国第一大加密货币交易所 Upbit 宣布将于 6 月 15 日上线 OpenGradient（OPG），开放 BTC 和 USDT 交易对，支持 Base 网络充提。OpenGradient 是一个去中心化 AI 基础设施网络，采用 Hybrid AI Compute Architecture（HACA）架构，将 AI 推理执行与验证分离，以提升 AI 结果的可验证性。

为什么越来越多AI量化交易从业选择惠州： 1. 离深圳只有1小时高铁，却少了3-5倍的房租和生活成本 同样的钱在深圳只能租20-30平的工位+卧室，在惠州可以直接租带花园/泳池/海景的独栋/大三房，做本地生活方式的“土豪”。 2. 广东最宜居的“后花园”——空气、水质、饮食都是降维打击 量化人天天对着K线精神内耗，身体却是本钱。惠州西湖、巽寮、双月湾的自然环境和新鲜海鲜，直接拉长了大脑能持续高强度工作的年限。 3. “深圳通勤+惠州生活”的完美Hybrid模式已成主流打法 周一到周四早高峰前高铁进深开会/路演/对接券商，周五下午回惠州放空，整个节奏比纯深圳人舒服太多。 4. 监管和合规压力下，小团队越来越倾向“低调富贵” 深圳/上海的量化圈子太卷、太显眼，惠州相对“隐身”，不容易被频繁约谈、被同行盯着策略、被投资人盯着净值曲线。 5. 数字游民与量化/Agent/AI开发小团队正在形成自然聚集效应 一旦有几家不错的团队落户（或半定居），就会产生“搭子效应”——线下Code Review、策略闲聊、GPU共享、甚至组局吃宵夜都方便了。 6. 心理熵最低的城市之一——你真的可以“躺着赚钱” 很多量化人做到一定阶段后，最想要的不是赚更多，而是“赚得安心、不焦虑”。惠州是目前国内能同时满足“赚钱”和“心安”的少数城市。 7. 孩子教育+养老双重压力下，性价比最高的广东二线城市 深圳学区房1平米已接近20万+，惠州优质公立+国际学校组合拳成本只有1/4-1/3，还能让父母周末过来带娃/养老。 8. 极端行情下，离钱近≠离崩溃近 2022-2025年多次极端回撤后，很多头部/中型量化都发现：人在情绪最崩溃的时候，根本写不出好策略。惠州让你在暴跌时还能去海边走走，而不是在鸽子笼里自闭。 9. 广东的创业/投资氛围依然浓厚，但没有北上广深的戾气 惠州离广州、深圳、东莞、佛山都近，项目、资金、人脉触手可及，但生活节奏和人际关系远比核心区温和，更适合长期主义者。 10. 最终极的理由：它让你重新相信“工作是为了更好的生活”，而不是“生活是为了更好的工作” AI量化这条路本质上极度反人性，绝大多数人做到30-35岁就会陷入“赚了钱但活得很累”的悖论。惠州是目前能让一部分人暂时跳出这个悖论的城市——钱没少赚，日子却像重新活了一样。

依旧是一条关于 $BESI 的展望。海力士未来的产能扩展会着重于 dram 线，HBM 整体增量放缓（不是要砍 HBM 的意思）。而三星则是在 HBM4 上有领先优势，当前的产能扩展方向是在 HBM 上，打算抢回一些市场份额。而三星又在 Hybrid Bonding 上整体领先海力士和美光，首先确定是 HBM4E(16层堆叠) 会开始正式启用 Hybrid Bonding，而 BESI 的键合机又是跨不过去的坎，所以当前大盘回调时，如果你认为未来2-3年 HBM 需求不会减弱，又嫌海力士美光太贵，那不如考虑一下未来 HBM 的核心技术供应商 $BESI

最近刷到 Pharos 生态的首个混合型流动性质押协议 @Farooxyz ，最近有一个stPROS Pre-mint 预登记活动值得关注下。 活动大致是把用户持有的 $PROS 转换为 stPROS，并参与 Faroo 推出的 Pre-mint 激励计划。Pre-mint 是以 stPROS 为底层资产的定期激励产品，每个阶段都会对应一项精选的 RWA 收益策略，用户按照持有份额比例分享收益表现。 目前处于 Phase 0 预登记阶段，主要是提前锁定参与资格并获取后续更多福利和激励权重。Phase 1 开启后，用户可将 stPROS 存入产品获得份额，收益将以 NAV（净值）形式累积。本阶段对应的 RWA 资产为股票收益，具体规则和收益机制官方后续会进一步披露。 Faroo 的 RWA Hybrid Vault优势： 双重收益叠加： Staking 收益 + RWA 释放绝对流动性： 质押的 stPROS可以交易，同时还能映射 RWA 的收益。 简单来说：Faroo 正在把 $PROS 从一个“单纯的资产”，变成整个 Pharos 生态的“超级收益入口核心层”。 当 Phase 1 正式开启时，高收益的 RWA 策略池和 $5,000 的激励奖池 是有限的。 只有 Early Pioneer 才能优先进入这个收益体系。 早期进入 = 站在收益结构的最高层 = 拿走最大权重的奖励分配。 这就好比头等舱控位，现在不占座，等 Phase 1 大家都反应过来的时候，你只能在外面看别人吃肉。在Web3，认知变现的速度，取决于你动手有多快。 收益体系才刚刚开始搭建，早期进入的人，权重分配会明显更高。如果手里还拿着 $PROS 的记得 立刻、马上，去把 Phase 0 的预登记做了。 预登记直达入口：

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

韩国半导体设备链正在重估：从配套环节到AI基础设施 韩国半导体设备链，在AI时代，对全球半导体产业正变得越来越重要。 半导体制造复杂度正在快速提高，于是很多过去只是“配套环节”的设备，开始变成真正的瓶颈。 包括： HBM Bonding Burn-in Test Handler 高温测试 高速互连 Hybrid Bonding 热管理 先进封装 后处理 这些环节的重要性都在明显提升。 Hanmi Semiconductor就是典型案例。 过去很多人把Hanmi当普通封装设备公司，但AI时代之后，它已经逐渐变成HBM设备链的重要玩家。公司的核心产品包括TC Bonder、HBM Bonding、EMC、Vision Placement。 过去先进封装很多时候只是后道配套。但现在先进封装已经不只是“封芯片”，而是承担HBM连接、多Die协同、高速互连、热管理、Power Delivery、大尺寸封装良率等功能。 于是先进封装第一次开始脱离“低技术、低估值、低成长”的传统定位。 PSK Holdings也是类似逻辑。 PSK做Ashing、Descum、Dry Strip，本质上属于去胶和后处理设备。过去市场关注度不高，但随着先进制程、存储、先进封装复杂度提升，后处理的重要性也在提升。 Jusung Engineering则是韩国重要的CVD、ALD设备厂商。AI时代之后，高层堆叠、高深宽比结构、更复杂材料体系，都在提高沉积工艺的重要性。 TES同样类似。它做Cleaning、Etch、Gas Process。随着HBM、先进封装、先进存储复杂度提升，清洗与后处理的重要性也在提高。 就连Mirae Corporation这样的在生产过程中“搬运”芯片的设备公司，也开始形成行业壁垒。 Mirae的核心业务包括Test Handler、Burn-in Sorter、SMT Mounter，其中真正核心的是半导体测试Handler。 简单来说，芯片测试时，需要自动搬运、对位、温控、分类。Handler负责这些自动化动作。Mirae不做ATE Tester本身，而是做“如何让芯片高效率接入Tester”的自动化系统。 由于先进芯片越来越薄、越来越大、越来越贵、越来越脆弱，尤其HBM更明显。于是Handler已经越来越像“高精度运动控制 + 热管理 + 自动化”的复杂系统。 难的是，既要高吞吐、高并行、温度均匀、快速切换，同时又不能影响测试精度。很多公司能做Demo，但做不到长期高稼动率、thermal drift控制、socket alignment稳定、长时间稳定量产。 所以Handler原来并不是高壁垒行业，但AI时代后，HBM、高功耗GPU、advanced packaging、三温测试、burn-in，都在明显提高Handler难度。 从这些例子我们可以看出，AI时代最大的变化之一，就是后道测试复杂度正在非线性提升。 而整个韩国半导体设备产业链，也正在从传统周期设备行业，逐渐转向AI基础设施产业链。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

🔥 想做 AI Agent 最烦的不是调模型，而是 RAG、记忆、评估、部署、数据库这些东西全都散在不同教程里，拼起来非常累。 最近发现一个神器：Oracle 官方整理的 oracle-ai-developer-hub。 GitHub： 1️⃣ 完整 AI 应用示例提供 Agentic RAG、金融 AI Agent、自然语言查询电商数据库等真实落地案例。 2️⃣ Notebook 实战演示手把手演示 RAG、Hybrid Search、Agent Reasoning、Agent Memory 等核心做法。 3️⃣ 企业级混合数据处理把向量、关键词、图、JSON、关系型数据放到同一个数据库场景里讲，告别玩具版 RAG。 4️⃣ 从 RAG 到多 Agent Workshop提供完整 Workshop，按步骤动手跑一遍，帮你系统性从 RAG 进阶到多 Agent。 5️⃣ 多框架记忆型 Agent 示例包含 OpenAI Agents SDK、Claude Agent SDK、LangGraph 等不同框架的记忆型 Agent 实现。 适合特别想把 AI Agent 做得更像生产系统，而不是只停留在聊天 demo 的人收藏使用。

先进封装的”耗材接棒”叙事最近很热，逻辑链也确实成立。但要理解为什么材料战场会从underfill转向CMP slurry，得先搞清楚一个更底层的技术拐点。 Micro bump方案同时撞上了三面墙。第一，bump pitch缩到25μm以下时solder bridging风险飙升，良率断崖。第二，JEDEC对HBM封装高度有硬限制，每层die加上micro bump加上underfill要吃掉40-50μm，堆到16层已经是物理极限，往20层走厚度预算根本不够。第三，underfill的thermal conductivity只有0.2-0.5 W/m·K，铜是401 W/m·K，差了三个数量级。每多堆一层die，中心层的junction temperature就更难控制。三个约束的共同解指向同一件事：取消solder和underfill，让copper直接做diffusion bonding。 Hybrid bonding解决了pitch、高度、散热三个问题，但代价是把容错率压到了atomic level。Micro bump时代表面粗糙度几十纳米就能工作，hybrid bonding要求Ra降到sub-0.5nm，任何一颗纳米级的particle都会在bonding interface形成void，后续thermal cycling会把void扩展成crack。这就是CMP slurry和Cu plating additives变成新咽喉的根本原因，配方质量直接等于bonding yield，bonding yield直接等于HBM产能。 但问题是，这条耗材链上谁真正有定价权。台厂的强项一直在设备和通路端。弘塑做ECP设备、辛耘做wet process清洗、中砂做pad和diamond disc，全部围绕化学品消耗量做文章，本身不掌握配方。崇越和华立是代理通路，帮信越、Fujimi把材料送进产线。真正自研CMP slurry配方的只有达兴和长兴，体量跟Fujimi、Entegris完全不在一个量级。化学配方的壁垒跟设备不一样，设备可以逆向工程迭代追赶，配方是几十年经验数据的堆叠，一款slurry打进台积电标准制程通常五到十年不会被替换。达兴说它的CMP slurry已经应用于N2并供货Arizona，如果属实，至少过了初步验证。但”应用于”和”规模化供货”之间的距离，有时候比技术本身还远。 资金从CoWoS设备capex转向耗材opex，方向没问题。但耗材链上真正有定价权的那一段在谁手里，市场似乎还没想清楚。

半导体封装的“隐形中枢”：inline检测与OSAT的再定价 半导体产业正在经历一次重心转移：性能提升不再只依赖晶体管缩小，而是越来越依赖封装。2.5D、3D、HBM、chiplet，本质上都在把“系统能力”搬到封装环节。这也直接抬高了OSAT（外包封装与测试）的战略地位。 封装重要性的提升，带来了inline检测的快速增长。 OSAT（Outsourced Semiconductor Assembly and Test）负责两件事： 把裸die封装成可用芯片（封装） 验证芯片是否可用（测试） 过去这是一个低技术、低毛利的环节。但在AI时代，情况变了： 多die集成（chiplet） HBM堆叠 nm级对准要求（hybrid bonding） 封装正在变成： 性能瓶颈 + 良率瓶颈 + 成本瓶颈 inline是一种生产方式：所有工序连续完成，并在生产过程中实时检测与反馈（闭环） 对应另外一个环节是offline：做完再测（开环） 先进封装中的inline检测主要分三类： 1）光学检测（主力） bump高度 overlay（对准） 表面缺陷 特点：速度快，可全量inline。 2）X-ray检测 焊点空洞 TSV缺陷 内部结构问题 特点：能看内部，但速度慢，多用于抽检。 3）电性测试 功能验证 性能分档 更接近最终测试，不属于核心inline控制体系。 inline检测的目标不是“最精确”，而是在不降低产线效率的前提下，实现足够精确的实时反馈 核心矛盾：精度 ↑ → 速度 ↓；速度 ↑ → 精度 ↓ 先进设备的价值，就是在这个矛盾中找到最优解。 inline检测的壁垒来自多维叠加： 1）物理极限 nm级对准 μm级结构 工业环境下接近科研精度 2）速度 vs 精度的工程平衡 高throughput + 高精度同时实现 3）算法与数据 缺陷识别、pattern分析 强依赖历史数据与持续训练 4）工艺耦合 测量 → 调整工艺 → 再测 形成闭环系统 5）客户验证 TSMC / Samsung Electronics / Intel 验证周期长（1–3年） 一旦导入，很难替换 所以门槛极高。inline设备不是工具，而是嵌入客户制造系统的一部分。因此这个市场高度集中： 系统级控制 KLA Corporation Applied Materials → 控制数据与闭环 关键测量节点（alpha来源） Camtek Ltd. Onto Innovation Nova Ltd. → 控制关键测量维度 三家核心玩家对比（Onto / Nova / Camtek） 这三家公司虽然同在inline赛道，但本质上卡的是不同位置。 一句话结论 Onto = 广度（平台） Nova = 深度（前道工艺） Camtek = 弹性（先进封装/HBM） 1️⃣ Onto Innovation 定位： 前道 + 封装双覆盖 optical metrology + inspection + litho 优势： 产品线最广 客户最分散 抗周期能力强 劣势： 单点技术不如Nova深 封装不如Camtek极致 2️⃣ Nova Ltd. 定位：前道metrology核心玩家 优势： 技术深度最强 工艺绑定最深 数据壁垒最强 劣势： 封装参与较少 弹性不如Camtek 3️⃣ Camtek Ltd. 定位： 先进封装（HBM / 3D） 优势： 聚焦3D检测 HBM需求直接驱动 使用频率极高 劣势： 产品线较窄 对周期敏感 竞争关系本质 KLA = 控制系统 Onto = 广覆盖 Nova = 深度测量 Camtek = 封装核心检测 这不是单一赢家市场，而是： 每个关键测量维度一个龙头 封装是制造能力，检测是控制能力。区别在于： 封装 → 可扩产、可竞争 检测 → 嵌入流程、难替代 inline检测具备三个核心特征： 高频使用（每一步都测） 强绑定（工艺耦合） 决定良率（直接影响利润） 在这个体系中：谁打通从设备到数据的全节点，掌握“反馈权”，谁就掌握利润分配权。 免责声明：本人持有文中提及的标的，观点必然偏颇，非投资建议dyor

近期市場在傳 Qualcomm 跟長鑫存儲（CXMT）合作客製化記憶體消息，以下是沒提到的重點： 1. 這是指 Qualcomm 與兆易創新合作，應用於手機獨立 NPU，目標客戶為中國手機品牌。 2. 預計 2026 年底或 2027 年初大量出貨，定位人民幣 4,000–4,500 元以上機種。 3. 該 NPU 擁有約 40 TOPS 算力，配備 4GB 客製化 3D DRAM，由長鑫負責製造。 4. 採用 TSV 與 Hybrid bonding 堆疊技術，使其記憶體頻寬高於 LPDDR5X。 5. 出貨展望與開案數量低於 1H25 開案時的預期，主因為：(1) 記憶體漲價推升NPU成本；(2) 裝置端 AI 應用與商業模式至今仍未明朗。