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🤣 RC 之后用 AI 修一遍 Bug,你就得到了 RC 2
iOS 27.2 RC 的这个回归有点严重,Share Sheet 居然出现在这个角落。
每次学习rc的文章,我都觉得是绝世好文
犬校日常训练教材rc-005 能帮祖宗清理鞋底应该是狗狗八辈子修来的福气吧 有多少野狗羡慕它? 完整版已更新至tg群
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最近,风华高科因RC/RS系列0402、0603晶片电阻订单激增,暂停部分新订单。 虽然只是是贴片电阻吗,但重要的,这是,高端、小尺寸、高一致性被动器件,的供需失衡信号。 0402 / 0603是封装尺寸。它既可以是MLCC,也可以是贴片电阻、电感、EMI滤波器。AI服务器真正需要的,是“小尺寸下还能维持高频、高一致性和长期可靠性”的器件。 AI的VRM复杂度提升、PDN越来越复杂。于是系统开始大量消耗:高频MLCC、小尺寸电阻、高频电感、钽电容、HSC。 这些器件单价不高,但属于“缺一个,整机就无法出货”的东西。 AI服务器里的需求本身是分层的。最核心的位置,比如GPU核心供电、HBM附近、ASIC substrate附近,仍然高度依赖:Murata Manufacturing、TDK Corporation、Taiyo Yuden。因为这里要求极低ESL、极低ESR、高频响应和长期可靠性。 但AI服务器并不只有核心位置。PSU、BBU、NIC、SSD、光模块、交换机,同样会消耗海量0402/0603。重要的是,AI正在先抽紧最顶级MLCC产能,然后压力开始向中高端0402/0603扩散。 最近大火的MLCC和0402电阻看起来是不同器件,但背后共享的是“小尺寸精密制造能力”。包括精密印刷、烧结、AOI检测、高频测试、超小尺寸良率控制、精密材料处理。 这和HBM产业链很像。最开始缺的是HBM,后来CoWoS、ABF、substrate、电源、散热、测试一起开始紧张。MLCC现在也开始出现类似现象。 真正最容易缺货的,往往不是最顶级料号,而是“能量产、能过验证、还能部分替代”的中高端规格。 2018年被动器件超级周期就是典型案例。当时车规MLCC先缺,高频小尺寸规格先涨,随后0402/0603全面涨价。因为一旦高端规格开始缺货,客户就会提前备货、长单锁产能、替代采购、超额下单,最后整个产业链一起紧张。 现在AI行业,可能正在重复这个过程。 更重要的是,这种紧缺会向二线供应商传导。当Murata Manufacturing、TDK Corporation、Taiyo Yuden 优先保障AI服务器和车规客户后,订单开始向:Vishay Intertechnology、Yageo Corporation、Bel Fuse Inc.、Fenghua Advanced Technology 溢出。 AI数据中心,正在把整个电子产业重新拉回“工业品逻辑”。从GPU,到HBM,到光模块,到电源,再到0402电阻,整个链条都在同时变紧。 这可能意味着,被动器件行业,正在进入新一轮量价周期。甚至可能是超级周期。 免责声明:本人持有文章中提及资产,观点充满偏见,非投资建议,dyor
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(没有利益相关)二月份的时候在小伙伴的介绍下就认识了 RC ,后来才知道有不少共同的好友,预测市场我研究的还是比较多的,也和 RC 聊过很多次,是个很年轻,很有干劲的小伙子,预测市场虽然前景很好,但路并不好走,希望 RC 能带领 @insidersdotbot 有出色的表现。
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is officially live. This is the tool between you and repeatable profit. + Real-time insider signals + Customise TP/SL + Instant transaction parsing + Precise and real-time PNL analyzer + Copy trade with filter decoded down to the category level
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🏎️ 上头了,Solid 这个前端框架能把页面更新做到接近手写原生 JavaScript 的速度,复杂界面也不掉帧。 GitHub 上 35967 star,2.0 正在密集打磨,光是 8 月底到 9 月初这一周,就连着发了 rc.3 到 rc.6 四个候选版。 用带虚拟 DOM 的框架写复杂页面,状态一变就要重跑组件函数、再拿新旧两棵树做 diff,页面越重这层 diff 越贵,于是你得自己记着哪里该加缓存、依赖数组有没有漏,漏一个就掉帧。Solid 干脆不做虚拟 DOM:模板在编译期就变成真实的 DOM 节点,用 createSignal 声明的状态一变,只有真正依赖它的那一小块重新执行。JS Framework Benchmark 上,它的成绩被描述为接近优化过的原生 JavaScript。 省下来的是一整类要操心的事:不用再琢磨这次渲染会不会牵连整棵子树,也不用给每个回调套一层缓存。JSX、Context、Portals、Suspense、错误边界这些该有的都有,流式 SSR 和渐进式水合也在,服务端能跑 Node LTS,也能跑 Deno 和 Cloudflare Workers。 写法还是熟悉的那套,跑起来是另一个量级。 GitHub:
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套利模型: 1/ A = B,C = B,因此 A = C; 2/ A = B,C = B × (1 + 收益因子),因此 A × (1 + 收益因子) = C 3/ A ≈ B × (1 + r_A),C ≈ B × (1 + r_C),因此:A ≈ C × (1 + rA) ÷ (1 + rC)
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这段时间跟人讨论华为的τ scaling(时间微缩),发现讨论仅停留在字面,没有触及它的实质,大概因为不少朋友不是EE出身,不知道τ这个符号在电路里的经典含义。电路课上最早学的时间常数就是τ=RC,一段导线的电阻乘上它的电容,就是信号通过这段线所需时间的量级。线越长,电阻和电容越大,信号就越慢。在这套框架里,过去六十年的几何微缩被重新解释成时间微缩的一种实现方式,晶体管做小是为了缩短开关延迟,电路排得更紧是为了缩短金属连线、降低信号的传播延迟,几何微缩只是手段,压缩延迟才是目的。华为这套理论,就是当几何微缩走不动之后,换其他办法继续压缩延迟。 正好,何庭波那篇τ scaling论文前两天出了v2,内容从16页变成23页。我对比了两个版本,数据和结论均没有改动,补充的内容基本都在回应行业里对v1的几点质疑。主要有三个点值得聊聊。 最重要的一处,是给之前声明式的"能效提升41%"补上了测试证据。v1里这个数字没有基线也没有测试条件,是最容易被质疑追问的一点。v2补了一张完整的对比表。基线是2025年的Kirin 9030 Pro,两颗芯片采用同一成熟工艺节点,关键差异在于基线是传统平面设计,Kirin 2026把关键路径折叠到了上下两层晶圆。折叠缩短连线、压低互连延迟,关键路径上多出的时序余量直接转化为时钟频率上限的提升,1.1V供电下最高频率达到3.1GHz,比基线高13%。而"能效提升41%"出自另一个专门设置的工作点,降压到0.9V、降频到2.5GHz,与基线做等性能对比,25℃实测功耗为基线的0.59倍。从理论上估算也成立,动态功耗近似与电压平方成正比,供电电压下调18%,仅平方项就贡献约三分之一的降幅,再计入降频9%和折叠削减的连线电容,正好落在0.59附近。所以能效提升41%的准确含义是等性能下的功耗降低,本质是把折叠挣出的时序余量兑换成功耗的降低,能效比的提升来自逻辑折叠。此外,v2还附带一个数据,双层堆叠后功率密度反而比基线低5.6%。 第二处新增内容,回答的是同行最容易提的问题:3D堆叠早就有了,AMD的3D V-Cache、Intel的Foveros都在量产,你这个LogicFolding新在哪。要理解论文的回答,得先知道两层芯片之间怎么通信号,靠的是层间的键合点,作用类似连接上下两层的电梯。此前量产的3D堆叠,键合点平面间距在9微米到几十微米之间,算下来每平方毫米能安排一万多个连接,给一整块缓存接总线够用了,所以过去的设计方式是把完整的功能块整个搬到上层,比如AMD把一整块缓存叠在处理器上面,两层各自设计,中间用接口相连。但芯片内部一平方毫米里挤着上亿个晶体管,想让相邻的逻辑门一个在上层一个在下层,这个连接密度差得远。Kirin 2026把键合点的平面间距做到1.5微米,每平方毫米44万个连接,和芯片内部顶层金属导线的密度已经差不太多,跨层走一根线,和在芯片内部金属层走一根线,开销已经相差无几。到了这个程度,两层硅片在电路意义上就融成了一整块,EDA工具可以在逻辑门这个粒度上决定谁放上层谁放下层,交给算法做全局优化,设计自由度和以前完全不是一个量级。论文还解释了为什么不走另一条更激进的路线,直接在一层器件上面再制造一层器件。那条路层间连接最细密,但制造第二层需要高温,会损伤已经做好的第一层,目前量产走不通。 第三处是热管理。垂直堆叠会显著增加单位面积的热密度,下层硅片的散热路径还被上层遮挡,这是3D堆叠绕不开的第一个质疑,v1并未深入讨论。v2正面承认热管理仍是LogicFolding架构的关键挑战,给出的对策是热感知的划分与布图规划,设计阶段就把高功耗电路排除在折叠范围之外,并在结构上避免高功耗模块在垂直方向相邻,防止热点叠加。这套策略是工程师手工施加的约束,还是已经固化进内部EDA工具的自动流程,论文没有说明,只把多物理场的工具链明确列为未来十年最重要的一项投资。配合等性能工作点下功率密度低于基线5.6%的实测数据,散热问题算是有了正面回应。不过这套处理方法本质上是回避式的,堆叠层数增加到三层四层之后,可折叠电路的选择空间会被热约束持续压缩,论文没有展开讨论这个边界。 此外,v2还补了一张两层硅片键合界面的显微截面照片,并且明确写了用的是wafer on wafer混合键合。这个规格值得跟同行业比较一下,1.5微米间距的晶圆对晶圆混合键合用在量产逻辑芯片上没有先例,台积电SoIC目前量产间距是6微米,Intel的Foveros Direct是9微米,实属厉害。 对比完两个版本的论文,我还有两个问题。一个关于设备,这个规格的键合设备是谁供的,论文只说是跨供应商生态多年工艺开发的结果。另一个关于EDA工具,把两层硅片当一整块芯片做设计,市面上现有的EDA工具干不了这个活,论文承认这一点,只说方法学细节"几个月内发表"。可是频率表里,2027年那代3.39GHz的Kirin已经标注有实体芯片,说明这套工具在华为内部早就跑通了,而且至少跑通了两代产品。个人猜测,这套EDA是华为自己做的。欢迎了解情况的朋友聊聊。
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