最近提交ipo的ai芯片的新宠Cerebras火遍硅谷。 其芯片在小模型场景下，其推理速度最高可达 H100 的 20 倍；而超大规模模型（如 400B 参数量级），Cerebras CS-3 系统的单用户响应速度约为 B200 的 2.4 倍 那么cerebras究竟是如何做到的呢？ 它是否会成为英伟达杀手呢？ 我们需从算力演进的本质开始。 AI算力的演进，正在从“算力本身”转向“通信与系统结构”。在这条演进路径上，Cerebras Systems提供了一种完全不同的答案：不是优化分布式，而是尽可能消灭分布式。 一、两条路线：消灭通信 vs 优化通信 当前AI算力本质上分为两种架构哲学：一条是以NVIDIA为代表的路线： 多芯片（GPU），高速互连（NVLink / CPO），scale-out（横向扩展） 另一条是Cerebras路径：单芯片做到极限（wafer-scale） 片内网络替代跨节点通信，scale-up（纵向放大） 核心区别是：一条在解决“如何连接更多芯片”，另一条在解决“如何不需要连接”。 二、为什么这条路现在才成立 wafer-scale并不是新概念，80年代就有人尝试，90年代商业化失败。原因是： 良率无法承受 没有容错机制 软件无法支撑 行业因此形成共识：小die + 高良率 + 分布式。 Cerebras的突破在于三件事同时成立： 1）容错机制工程化 2）片上网络成熟 3）AI workload匹配（高并行，强同步，通信主导） 本质变化是：从“完美硬件”转向“可容错系统”。 三、性能对比：单点极限 vs 系统扩展 在通信层面，两条路线的优劣非常清晰： 1）片内通信 Cerebras：纯片内 → 延迟最低、能耗最低 CPO：仍有光电转换 → 单点效率：Cerebras更优 2）系统扩展 Cerebras：一旦跨芯片 → 回到通信问题 CPO：带宽可持续扩展 → 系统能力：CPO更优 3）功耗结构 Cerebras：单机功耗极高，但通信极省 GPU+CPO：单点功耗可控，系统效率更平衡 结论很明确： Cerebras赢“单机极限”， CPO赢“系统规模”。 四、适用场景：谁该用cerebras 判断标准可以简化为三个问题： 1）通信是否是瓶颈 2）任务是否可集中 3）结构是否规则 因此，高度适用于大模型训练（dense模型），超长上下文，及部分HPC（PDE、流体等） 这些任务的共性是强耦合 + 高同步 + 高带宽 部分适用于大模型推理（低并发），图计算（结构复杂时优势下降） 而不适用于CPU（通用计算），高并发推理，移动/边缘芯片，实时系统 这些系统的共性：不规则 / 高并发 / 低延迟 五、是否会变成主流 尽管Cerebras在特定场景极强，但主流不会走这条路，原因是： 1）物理约束：功耗密度；信号延迟→ 容错解决不了这些问题 2）经济性：小die良率更高；chiplet更灵活 3）产业路径：TSMC等体系优化方向是模块化，多客户复用而不是超大单体 4）需求侧变化：推理占比远高于训练，多任务、高并发成为主流 六、cerebras的意义 与其说wafer-scale尺寸是重要的趋势，不如说容错设计是会被广泛吸收的哲学 未来可能会出现chiplet级容错，封装级绕路 核心变化是单个硬件不再需要完美，系统负责兜底。 回到最初的问题：Cerebras会不会成为NVIDIA的“杀手”？ 答案其实已经很清楚。 它确实在一个关键点上击中了GPU体系的软肋——通信。但行业的选择，并不是非此即彼，而是多个技术突破同时采用：更强的互连、更低的通信能耗、更高的系统级效率。 因此，更准确的判断是Cerebras不是英伟达的杀手，而是英伟达及所有芯片公司可借鉴的最佳实践。 免责声明：本人持有文中提及的标的，观点必然偏颇，非投资建议，投资风险巨大，入场需极度谨慎 （图：一个cerebas芯片）

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

漫画名：《不想再被宇良前辈当作普通的后辈》短篇 软萌学妹*高冷反差学长 超级纯爱！宝宝们！女主以为毕业后见不到学长了 被学长带回家后 以为他要干啥呢 结果背对背睡觉 女主鼓起勇气翻过来一看 这么帅气高冷的脸蛋确早已红透了 就这个反差爽！ 🥩也是香的没变 一直在扣 女宝爽晕了 又给人翻过来继续操 哈哈哈哈哈哈哈哈

最近，风华高科因RC/RS系列0402、0603晶片电阻订单激增，暂停部分新订单。 虽然只是是贴片电阻吗，但重要的，这是，高端、小尺寸、高一致性被动器件，的供需失衡信号。 0402 / 0603是封装尺寸。它既可以是MLCC，也可以是贴片电阻、电感、EMI滤波器。AI服务器真正需要的，是“小尺寸下还能维持高频、高一致性和长期可靠性”的器件。 AI的VRM复杂度提升、PDN越来越复杂。于是系统开始大量消耗：高频MLCC、小尺寸电阻、高频电感、钽电容、HSC。 这些器件单价不高，但属于“缺一个，整机就无法出货”的东西。 AI服务器里的需求本身是分层的。最核心的位置，比如GPU核心供电、HBM附近、ASIC substrate附近，仍然高度依赖：Murata Manufacturing、TDK Corporation、Taiyo Yuden。因为这里要求极低ESL、极低ESR、高频响应和长期可靠性。 但AI服务器并不只有核心位置。PSU、BBU、NIC、SSD、光模块、交换机，同样会消耗海量0402/0603。重要的是，AI正在先抽紧最顶级MLCC产能，然后压力开始向中高端0402/0603扩散。 最近大火的MLCC和0402电阻看起来是不同器件，但背后共享的是“小尺寸精密制造能力”。包括精密印刷、烧结、AOI检测、高频测试、超小尺寸良率控制、精密材料处理。 这和HBM产业链很像。最开始缺的是HBM，后来CoWoS、ABF、substrate、电源、散热、测试一起开始紧张。MLCC现在也开始出现类似现象。 真正最容易缺货的，往往不是最顶级料号，而是“能量产、能过验证、还能部分替代”的中高端规格。 2018年被动器件超级周期就是典型案例。当时车规MLCC先缺，高频小尺寸规格先涨，随后0402/0603全面涨价。因为一旦高端规格开始缺货，客户就会提前备货、长单锁产能、替代采购、超额下单，最后整个产业链一起紧张。 现在AI行业，可能正在重复这个过程。 更重要的是，这种紧缺会向二线供应商传导。当Murata Manufacturing、TDK Corporation、Taiyo Yuden 优先保障AI服务器和车规客户后，订单开始向：Vishay Intertechnology、Yageo Corporation、Bel Fuse Inc.、Fenghua Advanced Technology 溢出。 AI数据中心，正在把整个电子产业重新拉回“工业品逻辑”。从GPU，到HBM，到光模块，到电源，再到0402电阻，整个链条都在同时变紧。 这可能意味着，被动器件行业，正在进入新一轮量价周期。甚至可能是超级周期。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

半导体产业链之上，数字孪生之前：良率提升的隐形冠军分析 如果把半导体制造当成一个系统来看，会发现一个被长期忽视的位置：在产业链之上、在数字孪生真正落地之前，存在一层尚未被完全定义的跨企业，全流程的“认知层”。PDF Solutions的价值，就来自这里。 它处理的不是单点数据，而是贯穿设计、工艺、设备、测试的因果链：某个设计结构，在某个工艺步骤、某台设备上形成特定缺陷，最终映射为电性失效。单个fab或者检测机构可以拥有某些环节的全部原始数据，但很难把这些数据稳定地连接成可复用的因果模型，这就是PDFS切入的本质。 为什么EDA、fab、设备厂没有把这件事自己做完？不是做不到，而是没有动力做到那一步。 设计端如Synopsys、Cadence Design Systems只能做到前馈优化，缺乏制造后的反馈闭环； fab如TSMC、Intel数据最全，但系统割裂、组织分散，跨流程整合成本极高； 设备厂如KLA Corporation、Applied Materials掌握检测和控制，但视角局限在单工序。 每一层都在优化局部，跨边界问题无人承接，于是在产业链之上，自然出现了一层“解释系统”的空白，这正是PDFS所在的位置。 产业链使用PDFS，是因为数据之间的断层——设计看设计，工艺看工艺，设备看缺陷，但没有统一机制把这些信息串成一条可解释的因果链。PDFS的作用，本质上是提供一种跨环节的“统一语言”，把原本无法关联的数据转化为可以用于决策的结构化认知。 PDFS复用的是抽象层：缺陷分类、特征工程、分析路径以及“模式—原因”的映射关系。这是一种“认知复利”，而不是互联网式的强网络效应。客户越多，模型越好。 PDFS为什么能做到今天的位置？ 因为他们从最苦的活开始。 他们最早不是平台公司，而是以工程服务切入，解决最棘手的良率问题。良率问题天然跨越设计、制造和检测，它从一开始就被迫打通全链条。随着项目积累，相似问题反复出现，分析方法和数据结构被不断沉淀，逐步从“人驱动”转向“方法驱动”，最终产品化为平台（Exensio）。所谓“覆盖全产业链”，并不是自上而下设计的结果，而是问题驱动下的自然扩张。 公司目前护城河仍然不足以自动演化为行业标准。决定其上限的三个条件，目前只有一个在加速：AI对数据结构的依赖。随着AI进入制造环节，企业更倾向于在既有数据框架上建模，而不是重建体系，这在强化PDFS的位置。但数据模型标准化仍然缓慢，跨公司协同也还停留在早期，飞轮尚未闭环。 与KLA Corporation相比，这种差异更清晰。KLA控制的是“看见什么”，数据来自设备，绑定物理世界，护城河刚性且直接；PDFS控制的是“如何理解”，属于认知层，依赖数据结构和经验积累。前者不可绕开，后者存在替代路径。因此当前阶段，KLA更强、更确定；PDFS上限更高，但路径未锁定。 用nvda老黄常挂在嘴边的词来看PDFs的end game，就是数字孪生。 数字孪生需要实时数据、因果模型和控制能力三者闭环。PDFS已经覆盖了最难的一块——因果建模和跨链条数据结构，因此它位于一个非常微妙的位置：既在产业链之上，又在数字孪生之前。它负责“理解世界”，以便让其他人“改变世界”。 从发展路径看，PDFS下一步很可能向三条主线收敛：标准化、AI化和嵌入化。标准化意味着把自身的数据结构变成行业默认语言；AI化意味着让模型能力依赖其数据体系；嵌入化则意味着从“分析建议”进入“生产决策”。如果这三点成立，它才有可能跨过那条界线，从认知层走向真正的系统层。 因此，对PDFS最准确的判断是：它站在一个特殊的位置——半导体产业链之上，数字孪生之前。 如果这一层最终被标准化，它可能成为基础设施；如果没有，它仍然只是高价值工具。 免责声明：本人持有文中提及的标的，观点必然偏颇，非投资建议，投资风险巨大，入场需极度谨慎

天孚今天跌幅较大，源自昨天一份不知真假的纪要，原因是 cpo 的良率太低，以及整个封装流程复杂且成本较高，目前没有任何玩家能完美落地。 年初大涨的天孚也是因为 cpo 的幻想，现在回归实际了，反而是大跌的理由，这就是资本市场的魅力，说你好，你就好！

【SSIS-949】柔弱的女学生「尤拉」即使触碰自己的乳头，也无法反抗，敏感度只会越来越高。 嘉纳由良 (BOD) 年度番号排名

又一年除夕，全家聚南宁k兴宁l青秀m江南n西乡塘o良庆p邕宁q武鸣r在一起。望望已经上小学了，会认很多字，给太外公念报纸上的新闻。盼盼也上幼儿园中班了，会唱好多儿歌，站在客厅中央给大家表演。小小已经是大姑娘了，比林夏还高半个头，帮着端菜倒水。顾淮看着这一 ♥♥@Mike1730574 🌹🌹🌹

韩国 探花偶像 金先生 个个都是极品！ 金先生（韩国探花/泡良大神） 是韩国成人“探花”圈（约炮/猎艳自拍类内容）里非常知名的一位内容创作者。 • 风格定位：他以“老司机”“泡良达人”自居，主要拍摄真实约炮（或疑似付费/猎艳）视频， 对象多为韩国本地高颜值女性，包括网红、模特、大学生、少妇、美容院老板娘、白领、化妆师等各类型“极品”。 视频特点是高清自拍、真实感强、姿势多样，常有无套、内射等元素，反差感突出（日常端庄、上床放飞）。 • 知名度：在中文成人社区流传很广，有大量“韩国金先生系列”合集流传，被称为韩国探花界的代表人物之一，资源从早期到近期都有很多。

市场反应错误， 英伟达准备降低HBM4的技术规格要求， 居然刚开盘存储还跌了， 三星良率只有60%，如果降低技术规格要求的话，一些原规格之外低一点性能的次品也能合格出售， 那么三星的良率可能就变成90%， 一季度能卖出去的HBM4数量变多了几十个点，利润自然也会跟着水涨船高，这个增润不需要额外投入. 美光海力士闪迪也同理. 说人话就是下季度的利润指引，他们都要被动再提高几十个点. 非常强的利好.