Breaking down TSMC's glass core substrate slide On June 11, at JPCA Show 2026 in Japan, TSMC gave a roughly 40-slide presentation titled "Advanced Packaging Technology Essential to the Evolution of AI" (AIの進化に不可欠な先端パッケージング技術). One slide from the deck, titled "Glass Substrate Development for CoWoS," has since leaked online and widespread attention. Here's a closer read of that slide (see attached image). I'll skip the technical background that is already widely available. One thing to flag: the "COP" on the slide does not stand for Chip-on-Package. It means Coplanarity. ▌ Key conclusions: 1. TSMC has officially announced a partnership with Ibiden and Innolux to develop a glass core substrate. The structure is a three-layer design, a glass core sandwiched between two ABF build-up layers. This is the "oS" in CoPoS. 2. The market underestimates how important the glass core substrate is. It's a must-have capability for TSMC. In other words, within CoPoS the "oS" matters more than the "CoP", which is also why, when it was tested, it was paired with the existing CoW rather than with CoP. 3. The glass core substrate costs several times more per unit than existing ABF substrates. The glass processed by Innolux is very expensive per unit and is the single most critical material. Besides Nvidia, two US-based customers have also expressed strong interest. ▌ Industry checks tied to this slide: 1. The glass core substrate shown on the slide is cut from a full-size 250×250mm one. The ABF build-up layers mainly use Ajinomoto's GL107, mixed with ABF-GCP, and were tested at 24–28 layers, which is the mainstream ABF spec for AI chips in 2027–2028. 2. The CoW used in TSMC's experiment is a test vehicle. It is sufficient to validate the most challenging mechanical-structure issues that arise when working with composite materials. Good results mean TSMC, Ibiden, and Innolux have together broken through the critical technical bottleneck. 3. Ibiden currently handles cutting the 250×250mm glass core substrate. When the 510×515mm format is used for pre-mass-production simulation in 2H27, if Ibiden still wants to reduce production complexity to protect its ultra-high gross margins, it may hand the cutting over to Innolux, which is more familiar with the properties of glass. ▌ The leaked slide shows the validation results of pairing CoW with the "oS" in CoPoS, i.e., the glass core substrate (labeled "glass-SBT" on the slide). This addresses the "Substrate mechanical and electrical Dilemma" raised on the previous slide, and it strongly underscores how important the "oS" is within CoPoS. 1. Within CoPoS, what CoP solves is production efficiency / cutting economics, which ties to cost and price. What the oS solves is warpage and durability, which determines whether the chip can be made at all, and whether it can work. 2. CoP and oS complement each other well when integrated, but looking out over the next few years their technical roles still differ. CoP is a very-nice-to-have optimization, and going without it simply means a more expensive chip. But the oS is a must-have. Without it, even being able to make a usable chip is in doubt. 3. Comparing their roles isn't about elevating oS at the expense of CoP. It comes down to the practical question of which technical piece customers are willing to pay for. Details below. ▌ The real gold here is the power integrity (PI) improvement shown on the slide. This matters a great deal to customers, and it means that once glass core substrate production stabilizes, TSMC's profitability and competitive edge should rise in tandem. 1. How it works: the glass core substrate is thin → the vertical conduction path through TGV (through-glass vias) is short → conduction-path resistance (R) and loop inductance (L) both drop → PI improves. 2. Why it matters to customers: better PI → more stable power delivery → frees up power headroom → room to integrate more transistors, or to push clock speeds higher → more AI compute. 3. For customers, production efficiency is TSMC's basic responsibility, so they won't pay extra for it. But gains in AI compute translate directly into the customer's own competitiveness and profit, so customers are willing to pay for that. This is why Nvidia is so positive on the glass core substrate. 4. For TSMC, the glass core substrate raises yield and lowers cost while also boosting both the compute and the selling price of AI chips. It's both a cost-cutting tool and a pricing lever, a plus for profitability and competitiveness alike. 5. Substrate cost currently accounts for a low single-digit percentage of an AI chip's BOM, while losses from packaging yield run roughly 5–10× the substrate cost. So even if the glass core substrate ends up costing several times more than today's, its share of the BOM stays low, and it can cut the losses from packaging yield. The high unit price is therefore not expected to dampen customers' willingness to adopt it. ▌ In the Q&A after the presentation, an audience member asked about TGV details for the glass core substrate. TSMC declined to answer on the spot, because TGV is the key technology behind the glass core substrate, and the core know-how currently sits with TSMC and Innolux. By contrast, when another attendee asked about integrating IVR, eDTC, and LSI, TSMC answered at length. ▌ According to industry checks, if all goes well, TSMC is aiming to start mass production of the glass core substrate in 4Q28–1Q29, to match the cadence of Nvidia's AI chip iterations. As a side note: the Ibiden earnings presentation slide that many people have been circulating lists the glass core substrate timeline as CY30. My read is this: Ibiden, which has always been conservative and cautious in public, has now formally put the glass core substrate on its roadmap, which further confirms the long-term trend for this technology. That said, some other details on Ibiden's slide don't fully line up with what's known in the market. For example, its reticle timeline is off from TSMC's public claims by about a generation, and the Rubin Ultra substrate size is clearly larger than the 90×90 it marked for CY26–27. It's a reminder to always cross-check across multiple sources when forecasting the future.

💡 Samsung Electronics 、NVIDIA のカスタムメモリ「NVHBM」で先行か | HBM4E 8段・17〜18Gbpsを開発中 $NVDA $MU $TSM $AMZN Samsung Electronics が NVIDIA $NVDA のカスタムHBM「NVHBM」供給で中核パートナーの座を先に押さえた、とソウル経済が8月28日に報じた。 同社は NVIDIA の要求に合わせ、当初準備していた12段・16段ではなくHBM4E（第7世代）の8段品を開発している。提示された動作速度は17〜18Gbpsで、初期HBM4Eサンプルの14.4Gbpsを2割上回る。積層高さを3分の1削り、その分を速度に振り替える構成になる。 NVHBMは NVIDIA が現地時間8月26日、NVLink Fusion の拡張として公開した独自規格である。従来はXPU側の演算ダイに載っていたメモリコントローラをHBMスタック内部へ移す設計で、標準HBM4E比で帯域が最大30%向上、HBM消費電力が最大15%低下、演算ダイ側で使える面積が最大25%増える。JEDEC規格比でPHYと周辺回路の面積は最大67%削減され、インターポーザ配線が簡素化されることでパッケージ全体では最大80%多くのシリコンを実装できるとする。NVIDIA 自身は製造せず、複数のメモリベンダーが供給できる標準実装を整える形を取り、第1号パートナーは Amazon $AMZN 傘下のAnnapurna Labsとなる。次世代Trainiumでの組み合わせが想定されている。 8段への回帰は、これまでのHBM競争の前提を反転させる。HBMは4段から8段、12段へと積み上げて容量を稼いできたが、段数が増えるほどDRAMダイを薄く削って精密に積む必要があり、後工程の難易度と歩留まり負担が跳ね上がる。8段は製造負荷が軽く、同じウェハ投入量からより多くのスタックを取り出せる。 Samsung と SK hynix は今年下期、NVIDIA 向けHBM4でも8段比率を引き上げる計画で、発熱管理と供給安定性が主因とされる。SK hynix のCEOは27日、米インディアナ州の先端パッケージ工場起工式後の会見で、メモリ不足が2030年末まで続くとの見方を示している。8段回帰は、この供給制約下でHBM搭載GPUの絶対数を確保するための現実解と読める。 代わりに NVIDIA は速度を取りにいく。NVHBMは2027年後半投入のRubin Ultra世代からの適用が有力とされ、同世代はスケールアップ領域を従来の72基から最大576基へ8倍に広げる。GPU単体のメモリ容量が減っても、より速いHBMを載せたGPUを数百基束ねて全体演算性能を積み上げる設計思想である。 Samsung のHBM4Eラインアップは8段32GB、16段64GBの構成で、16スタック実装なら8段採用時のパッケージ容量は512GB、当初示された1TBの半分に落ちる。一方、HBM4Eの2048ビット幅（16Gbpsで4.0TB/s）を前提に17〜18Gbpsを当てはめるとスタック帯域は4.4〜4.6TB/sとなり、NVIDIA が掲げる標準HBM4E比30%増とほぼ一致する。容量と帯域のトレードオフを、帯域側へ振り切った判断だ。 Samsung が優位に立つ理由は組織構造にある。NVHBMはDRAMだけでなくロジックベースのベースダイ設計と製造能力を要求する。Samsung はHBM4で1c DRAMと自社Foundry 4nmベースダイを組み合わせ、JEDEC標準8Gbpsを約46%上回る11.7Gbps（最大13Gbps）を安定確保した。対してSK hynix はHBM4E向けロジックダイにTSMC $TSM の3nm採用を検討し、Samsung は自社4nmで対応する構図にあり、Micron $MU も標準・カスタム双方のHBM4Eロジックダイ製造をTSMCに委ねている。高積層ではなく速度と開発回転数で勝負が決まる局面では、この一貫体制が効く。 最大の未確定要素は初適用世代である。NVIDIA 自身の発表はNVHBMを将来のGPUのメモリ基盤とするに留め、時期を明示していない。海外メディアの一部は2028年のFeynman世代を初適用先と見る一方、韓国側の報道はRubin Ultraを指す。 より本質的なのは主導権の移動である。ベースダイに載るコントローラが NVIDIA 設計になるということは、HBMの付加価値の一部が製造側から設計側へ移ることを意味する。Micron 経営陣は既に、設計と認証にかかる時間とコストを踏まえれば顧客が3社すべてと組むとは限らず、2社あるいは単独調達へ収斂し得ると指摘している。標準品の汎用化と特注品の囲い込みが同時に進み、供給者の交渉力は案件ごとに大きく振れる。 需要側の温度は依然高い。NVIDIA の2027年度第2四半期（7月26日締め）は売上高962億ドルで前年同期比106%増、データセンター部門は890億ドルで同117%増、第3四半期ガイダンスは1,058〜1,101億ドル、上位5社のハイパースケーラー設備投資は2026年の8,000億ドルから来年1兆3,000億ドルへ拡大する見通しが示された。この需要を前に、メモリ供給の物理的制約をどう回避するかという設計解がNVHBMであり、8段回帰である。積層数を競う段階から、速度と実装数を競う段階へ。AIメモリの評価軸が入れ替わる過程を注視したい。

海思半導体、SMIC、CXMTなど中国で有力半導体メーカーが続々誕生 米国による規制強化が招いた想定外の“結果”とは《漆畑 春彦》 今や半導体は経済安全保障の要であり、各国が自国での開発・製造に注力している。水平分業化された半導体産業において、足元ではファブレス（設計）の米エヌビディアとファウンドリー（製造）の台湾TSMCが大きくリードしているが、技術進化は早く、勢力図がいつ一変しても不思議はない。本稿では『日台の半導体産業と経済安全保障』（漆畑春彦著／展転社）から内容の一部を抜粋・再編集。世界の半導体産業と主要企業を概観するとともに、日本の半導体開発の最前線に迫る。 米政府によりサプライチェーンを断たれた中国で、有力な半導体企業が続々と誕生している。いったい何が起きているのか？ 記事全文はウェブから▼

科技巨头到2万亿市值要多久？ Alphabet：23 年 SpaceX：24 年 Amazon：30 年 NVIDIA：31 年 Broadcom：35 年 TSMC：39 年 Apple：44 年 Microsoft：46 年 Saudi Aramco：86 年

半導体覇権、読了。非常に面白かった。 半導体の技術そのものよりも、NVIDIA、TSMC、Samsung、Intel、ASML、中国企業などが、どういう経緯で今の地位を築き、業界の中でどんな役割を担っているのかがよく分かる本。 技術的な説明は必要最低限で、とても読みやすい。半導体の技術書で挫折した人でも、業界全体の構造や企業同士の関係をつかみやすいと思う。 特におもしろかったのは、半導体企業の「キャラ」や立ち位置が見えてくるところ。 AI時代到来を早期に見抜き世界一の企業になったNVIDIA、台湾の奇跡といわれる製造に徹して世界中の企業を支えるTSMC、メモリと製造の両方で巨大投資を続けるSamsungの政治に翻弄される苦悩、EUの希望・最先端半導体に不可欠なEUV露光装置を握るオランダのASML、復権を狙う日本のラピダス。 なんで強いのか、何を背負って戦っているのか、業界の中でどこに位置しているのか、その背景を歴史とともにわかりやすく説明してくれる。 中国の躍進も印象的。 かつて東芝やソニー、キヤノンなどの技術者がSamsungへ移り、韓国の半導体産業の成長を支えた。 ところが今は、Samsungの技術者が中国DRAM大手のCXMTなどに数倍の年収で引き抜かれている。そうやって技術が移転していく。 ワイの知り合いでも昔サムスンに行った人はいる。数年だけ超高待遇で技術吸収したら基本はポイだが、それわかって行く。十分ペイするし。ガチ優秀な人はそのまま幹部にもなる。 そして、やっぱり日本の凋落は残念な気持ちになる。 この本を読んでわかるのは、半導体覇権は一企業だけでは到底無理で、国家規模の戦略と長期投資が不可欠だったということ。 台湾、韓国、中国は、半導体を国家の競争力や安全保障に直結する産業として扱い、採算が悪い時期も含めて投資を続けてきた。 一方、日本はバブル崩壊やリーマンショック後に企業の体力が落ち、半導体も一企業の不採算事業として整理されていった。国家として産業を守り育てる視点がほぼなく、そりゃ負けるよなと。 で、今になってTSMCやマイクロンに兆単位の補助金を注いでる。う〜ん、投資下手すぎる。 ラピダスには頑張ってほしい。めちゃくちゃ応援するぞ。

⚙️NVIDIAが量産に入れたAI推論ラックの仕様表に、HBMの行が無い | 答えを出す側だけが別の箱へ移った $NVDA $NBIS 仕様表にHBMの行が無い。NVIDIA $NVDA が8月24日にフル生産入りを発表したAI推論ラックの話だ。積むメモリは、チップに直接載せるSRAMがラックあたり128GB、大きなモデルとワークロードのためのDDR5が12TB。この2種類しかない。 Groq 3 LPXという。NVIDIAが昨年12月にGroqから非独占でライセンスした推論技術の、最初の製品だ（金額は報道ベースで200億ドルとされる）。CNBCによれば、このチップを作っているのはSamsungで、NVIDIAのGPUを作るTSMCではない。 HBMが不要になったのではない。HBMが要る仕事のほうを、隣の箱に置いてきた。 推論は途中で性質が変わる。入力を読み込むprefillの段は何千トークンもまとめて行列演算に流せるので、律速するのは計算力になる。答えを1トークンずつ出すdecodeの段は違う。次のトークンが前のトークンに依存するから並列化できず、1トークン出すたびに重みとKVキャッシュを読み直す。ここで時間を決めるのは演算器の数ではなく、読み出しの速さだ。 NVIDIAはこの2つを別々のラックに分けた。同社の技術ブログが標準構成として挙げるのは、Vera Rubin NVL72がprefillを担当し、1ターンに1回KVキャッシュをLPXへ渡す形だ。LPXはSRAMに置いた重みとそのKVキャッシュを使って、decodeの段を丸ごと実行する。 読み出しがdecodeの時間を決めるなら、読み出す場所をチップの中に入れてしまえばいい。それがGroqの元の主張だった。同社の解説はオンチップSRAMの帯域を毎秒80テラバイト超と書き、GPUが外に付けるHBMのおよそ毎秒8テラバイトと並べて、最大10倍の差だと説明している。 NVIDIA版のLPXは1チップに500MBのSRAMを載せ、256個を1ラックに詰めて128GB、帯域はラック全体で毎秒40ペタバイトになる。The Registerの試算では、Gemma 4 31BをFP8で載せるのに要るのは256個のうち64個ぶんだ。モデルはSRAMに収まっている。 decodeがメモリ帯域で詰まる、という話は前からあった。そこにNVIDIAが出した答えは、より速いHBMではない。decodeをHBMの外へ出すことだった。 売るのは計算力ではなく待ち時間になる。Artificial Analysisが計ったのはLPX側の生成速度で、Gemma 4 31Bを10万トークンの文脈で走らせて1ユーザーあたり毎秒3,400トークン。NVIDIAが「いちばん近い代替の4倍」と呼ぶ相手は、Cerebrasの毎秒882トークンだ。 > トークンを提供する側にとっては、待ち時間の要求がいちばん厳しい利用者と顧客に向けて、プレミアム階層のサービスを出せるようになる > （Dion Harris, NVIDIA HPC・AIファクトリーソリューション担当シニアディレクター） 3月のGTCでJensen Huangは、Vera Rubinの性能と価値を延ばすために、Groqラックがデータセンターの面積の最大25%を占めうると述べていた。配分計画ではなく上限の話だが、GPUではない計算機に4分の1まで空ける構図をNVIDIA自身が描いている。 最初に買うのはNebius $NBIS だ。3月にNVIDIAが20億ドルを出資し、Rubin・Vera CPU・BlueFieldへの早期アクセスを含む提携を結んだ相手で、自社の推論基盤Token Factoryに載せる。低遅延の区画にはAMDとCerebrasも入ってきていて、NVIDIAの置き方の違いは、Vera Rubinを置き換えずその隣に並べる点にある。 見どころは水曜の決算そのものより、Nebiusの初号機が年内に実際に立ち上がるかだ。立たなければ、25%という上限は図面のままで終わる。 トークンの速さは長いあいだGPUの枚数の関数として語られてきた。今日量産に入った箱は、その関数の後半だけを切り離して書き直す。隣に残るVera Rubinの側では、HBMは前段の仕事を続ける。 🤘情報提供 Stock Slayer :

TSMCバブルの熊本・菊陽町、賃貸が数千戸規模で空き室だらけに！→台湾の富裕層は戸建てを現金購入、3LDK月15万円は高すぎた…「バブルなんて、もはや過去の話ですよ」 地元住民には手が出ない高家賃が、空室を増やす一因になっています。

TSMCで沸いた菊陽町、早くも「ゴーストタウン化」…3LDKを量産も数千戸が空室だらけ→台湾富裕層は賃貸を選ばず戸建てを現金購入、月15万円の家賃に地元住民も手を出せず 煌々と光る工場の隣で、頼みの第2工場も空室を埋める保証はありません。