听话的小奶狗🐶 Post📮 @luckZuYe @DWJ33333 @007share @shuizhaole1 @wqganenshi_ @tbzt2024 #北京# #深圳# #南京# #苏州# #上海# #足模约拍# #玉足# #美脚# #恋足# #足模# #美足# #足控# #美脚# #足# #脚# #脚趾# #足控# #恋足# #feet# #foot# #footlover# #feetworshi̇p# #footphotography#

超极品玉足！约足模姐姐打台球，台球桌上足，脚趾夹住一次次顶到脚心，最后按到台球桌上后入… 完整作品都在主页置顶 #曹长卿# #足控#

全网足控女S博主顶流👉 @SUOQV @SUOSX @XSGCM 6.19日榜 图一 @MistressSang777 图二 @Kittyyyyy11040 图三 @Zzzkun21 图四 @youyouzuyy 首次投稿请私信 @SUOQV ✨汇聚全网真实足模女S博主无门槛约现平台：

8.02梭哈晨报： 周末果然是妖币诞生的日子，基本上蛰伏5个工作日的币都在这两天爆发，给足了大家周末赌博提供场所的样子！ 1. $BTC 被盗的钱包开始砸盘了，叠加微策略开始说要大规模卖币了； 2. $ETH 好像不在坚挺了； 3. $SOL 前段时间集体喊的BP，已经腰斩了； 4.Solana基金会CISO：AI正让加密诈骗更难防； 就好像Solana的诈骗一样； 5.特朗普权衡CLARITY Act伦理反提案，参议院需在8月7日前争取60票支持； 6.俄罗斯扩大加密挖矿禁令范围，莫斯科地区禁令将持续至2032年； 7.灰度敦促参议院休会前表决CLARITY Act； 8.COLDCARD漏洞或因编译器绕过处理出现； 被盗金额大幅扩大，目前1000+BTC； 9.Michael Saylor：并非因亏损被迫出售比特币，未来仍将保持净买入； 10.发行量创历史新高，美国ETF两个月新增约390只； 11.伊朗外交部：决心继续走抵抗与坚守之路； 12.MARA CEO：比特币已错过成为支付工具的机会； 除了灰产真的没机会了，不过灰产也没机会了； 13.BNB Chain 正在对前员工采取法律行动，因其从教程钱包中发起了一种迷因币； 看大家似乎都知道前员工是谁，所以好难猜啊； 14.比特币挖矿难度较年内峰值下降14%，为历史上第二次出现同比负增长； 众所周知一大堆矿企去做ai了； 15.太子集团核心人物胡小伟被遣送至美国，FBI 已介入调查； 又要给美利坚送钱了； -------------- 不会真的有人信了soalan基金会大哥们喊单吧，喊的除非是meme，不然都是给大爷们送钱哎。 #Bitcoin# #Ethereum# #Solana# #Crypto# #Nasdaq#

矽電容（Silicon Capacitor） 1. 誕生背景與核心優勢 傳統鋁質電容與常規MLCC在HPC、AI伺服器、1.6T及以上高端光模組等高速、高發熱場景下，已無法滿足低熱敏、高穩定性、高頻濾波的需求。矽電容正是為此應運而生。核心優勢： - 透過閾值優化大幅提升性能，能有效過濾高速電流雜波、降低發熱干擾、保護主晶片。 - 大幅提升高端模組整體運行穩定性。 - 非MLCC：無需陶瓷封裝，以裸晶形態存在，直接替代主晶片周邊的高頻MLCC及傳統鋁質電容，是高端算力與光通訊專用的無源器件。 2. 技術與工藝特點 - 製程要求：僅需8吋、12吋成熟晶圓製程，無需5nm/7nm等先進製程。 - 核心技術壁壘：不在晶圓工藝複雜度，而在於電容/電感設計能力以及電力基礎技術累積。 - 最大工藝難點：切割環節（需精準避免損壞晶片）。國內掌握成熟切割工藝的廠商極少，這是當前產業核心壁壘。 - MLCC廠商轉產難度：極高。缺乏專項設計經驗與電力技術累積，跨界嘗試進展緩慢。 3. 完整產業鏈分工 - 晶圓製造：目前主要依賴國外晶圓廠。 - 封測環節： ‧ CP測試 ‧ 晶圓減薄 ‧ 磨平 ‧ 雷射切割（核心設備來自日本） - 出貨形式：以裸晶晶圓形式交付下游。 - 成本結構：封裝成本約占單顆整體成本的30%。 4. 產能、良率與擴產 - 晶圓尺寸：8吋與12吋均已量產。 - 單片晶圓產量：少則數萬顆，多則二十多萬顆（高端模組單片可達20-30萬顆）。 - 產能壁壘：量產階段壁壘不高，可透過新增設備快速擴產。 - 擴產規劃：多家企業三期工廠建設中，同時規劃先進封裝產能擴建。 5. 下游應用場景與用量（核心驅動力） 主要應用領域：高速光模組與HPC/AI伺服器。高速光模組： 800G光模組已部分搭載矽電容商用；1.6T光模組已正式商用出貨，單顆1.6T光模組需用到近20顆矽電容；後續3.2T光模組的矽電容用量將大幅提升。 AI伺服器： 算力模組整體用量龐大，例如英偉達相關AI伺服器單顆可使用4-6萬顆矽電容。 貼裝方式：由下游光模組廠商自行負責MSAP貼裝。 使用邏輯：並非絕對必須，但隨著1.6T+國產化推進，傳統電容無法滿足高傳輸速率與穩定性需求，矽電容成為優先替代方案。 6. 市場空間 對標MLCC成熟市場，矽電容整體市場空間可達數十億美元級別。目前MLCC尚未被完全替代，成長空間充足。 7. 競爭格局 海外：Murata、ROHM等成熟龍頭，技術領先。 中國國內：優質設計廠商各具特色，其中蘇納光電進展最快，已實現小批量量產（月產數百萬顆），深度綁定國內頭部光模組廠商。 傳統封測大廠（如日月光、矽品）：短期內不會重點布局。原因在於矽電容屬於細分利基賽道，毛利低於HBM、CoWoS、2.5D/3D等主晶片高端封裝，非其策略重點。 8. 獲利水平 矽電容封測毛利率低於HBM、CoWoS等高端封裝，但因雷射切割等環節在中國國內稀缺性高，目前整體利潤水平較好。

从春晚舞台到资本市场，人形机器人第一股宇树上市进入倒计时 曾被马斯克转发并评价 impressive 的宇树机器人科创板IPO获正式受理。借助面向优质科技企业设置的预先审阅机制，宇树6月1日通过上市委审核，7月1日获得证监会注册批复，从正式受理到注册仅约百日。7月30日晚，宇树披露发行安排，IPO由审核阶段正式进入询价与申购阶段 本次宇树科技拟公开发行4044.64万股，占发行后总股本的10%，证券代码为688836。按照安排宇树将在8月5日进行初步询价，8月7日公布发行价格，8月10日开放网上及网下申购，8月12日完成缴款。公司计划募集42.02亿元，其中20.22亿元投向智能机器人模型研发，11.10亿元用于机器人本体研发，其余资金用于新产品开发和制造基地建设 宇树上市的底气来自业绩迅速放量。2025年宇树营收达到17.08亿元，同比增长335.36%，净利润达到2.88亿元。全年人形机器人出货量超过5500台，2025年前三季度人形机器人收入占比已升至51.53%，首次超过四足机器人 此次上市估值高达惊人的420亿元，相比公司2025年6月127亿元的投后估值已有明显跃升。宇树也在招股书中提醒具身大模型尚未规模化应用，行业仍处于商业化早期。上市之后宇树的生命线则是需要去考虑机器人能否从舞台表演、科研教育和开发测试，进一步进入稳定、可复制的大规模生产与服务场景

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

足模面试套路·纯欲白衣女大篇 转过身去，背对着镜头……慢慢把脚抬起来，雪白柔软的足底完全展现在眼前。 粉嫩的脚心微微弓起，脚趾轻轻蜷缩着，像在害羞又像在邀请。 「这样……可以吗？」 清纯女大学生最致命的反差，就是这双被藏起来的极品足底啊…… 百位原创足控面试系列更在主页置顶！

足模面试套路现场！可爱短发女大首秀！ 坐在镜头前紧张兮兮地报数据： “身高168……体重96斤……鞋码38码……” 然后按照要求，把粉嫩大脚抬起来正面对着镜头展示……脚心粉粉嫩嫩的。 想看百位小姐姐面试花絮主页置顶自取！ #足控福利# #足模面试#