#英特尔# EMIB-T技术预计2027年量产 成本较 #台积电# CoWoS 大幅降低五成 英特尔近年来持续强化先进封装布局，其EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥）正逐步获得越来越多外部客户关注，并成为Intel Foundry的重要竞争优势之一。 EMIB可与Foveros等技术协同，支持2D、2.5D及3D Chiplet异构集成，在系统层面兼顾成本、功耗、带宽与设计灵活性。 作为一种基板嵌入式硅桥技术，EMIB无需传统2.5D方案所依赖的整块硅中介层，仅在高速互连区域嵌入局部硅桥，从而减少硅面积和制造成本，同时实现高密度、低延迟的芯片间互连。 CoWoS是"整块硅高速公路"，EMIB则是"按需修建立交桥"——只在真正需要高速互连的位置使用硅桥，因此更具成本优势和Chiplet设计灵活性；而Foveros则进一步补足了3D垂直堆叠能力，使Intel形成了"EMIB（横向）+Foveros（纵向）"的完整先进封装体系。

#英伟达# 将 #Feynman# GPU 代工封装业务 交给 #英特尔# ，#台积电# 被抛弃？ 这是科技媒体 Wccftech 爆出的消息，此前英特尔和台积电是紧密的合作伙伴。 核心芯片（GPU Die）预计仍由台积电代工。 英特尔可能主要负责 I/O 芯片的代工，并提供其引以为傲的 3D 先进封装技术（如 Foveros）。

华为今天发布的”韬（τ）定律”，核心命题是用”时间缩微”替代”几何缩微”，通过逻辑折叠、3D堆叠、die间高密度互联来持续提升晶体管密度，绕开先进制程卡脖子的问题。 说实话，技术层面没有新东西。就是周日我刚发过的3DIC、先进封装、Chiplet异构集成那套路线，台积电SoIC/CoWoS、Intel Foveros/EMIB、三星X-Cube、长存的Xtacking都在做同样的事。区别在于华为是被制裁逼到这条路上的，现在回过头来给它起了个名字，上升到”定律”的高度。😂 既然上升到了“定律”的高度，相关的设备和耗材将继续向好。3DIC路线越被产业界认可，先进封装的资本开支就越大。混合键合设备、TSV刻蚀和电镀设备、ABF载板、underfill材料、CMP研磨垫、CMP浆液、硅片，用于Chiplet的高密度RDL和micro-bump工艺，这些环节的需求曲线又被这轮叙事再加速一次。包括那些下游的先进封装厂，盛合晶微、通富、长电。

这段时间跟人讨论华为的τ scaling（时间微缩），发现讨论仅停留在字面，没有触及它的实质，大概因为不少朋友不是EE出身，不知道τ这个符号在电路里的经典含义。电路课上最早学的时间常数就是τ=RC，一段导线的电阻乘上它的电容，就是信号通过这段线所需时间的量级。线越长，电阻和电容越大，信号就越慢。在这套框架里，过去六十年的几何微缩被重新解释成时间微缩的一种实现方式，晶体管做小是为了缩短开关延迟，电路排得更紧是为了缩短金属连线、降低信号的传播延迟，几何微缩只是手段，压缩延迟才是目的。华为这套理论，就是当几何微缩走不动之后，换其他办法继续压缩延迟。 正好，何庭波那篇τ scaling论文前两天出了v2，内容从16页变成23页。我对比了两个版本，数据和结论均没有改动，补充的内容基本都在回应行业里对v1的几点质疑。主要有三个点值得聊聊。 最重要的一处，是给之前声明式的"能效提升41%"补上了测试证据。v1里这个数字没有基线也没有测试条件，是最容易被质疑追问的一点。v2补了一张完整的对比表。基线是2025年的Kirin 9030 Pro，两颗芯片采用同一成熟工艺节点，关键差异在于基线是传统平面设计，Kirin 2026把关键路径折叠到了上下两层晶圆。折叠缩短连线、压低互连延迟，关键路径上多出的时序余量直接转化为时钟频率上限的提升，1.1V供电下最高频率达到3.1GHz，比基线高13%。而"能效提升41%"出自另一个专门设置的工作点，降压到0.9V、降频到2.5GHz，与基线做等性能对比，25℃实测功耗为基线的0.59倍。从理论上估算也成立，动态功耗近似与电压平方成正比，供电电压下调18%，仅平方项就贡献约三分之一的降幅，再计入降频9%和折叠削减的连线电容，正好落在0.59附近。所以能效提升41%的准确含义是等性能下的功耗降低，本质是把折叠挣出的时序余量兑换成功耗的降低，能效比的提升来自逻辑折叠。此外，v2还附带一个数据，双层堆叠后功率密度反而比基线低5.6%。 第二处新增内容，回答的是同行最容易提的问题：3D堆叠早就有了，AMD的3D V-Cache、Intel的Foveros都在量产，你这个LogicFolding新在哪。要理解论文的回答，得先知道两层芯片之间怎么通信号，靠的是层间的键合点，作用类似连接上下两层的电梯。此前量产的3D堆叠，键合点平面间距在9微米到几十微米之间，算下来每平方毫米能安排一万多个连接，给一整块缓存接总线够用了，所以过去的设计方式是把完整的功能块整个搬到上层，比如AMD把一整块缓存叠在处理器上面，两层各自设计，中间用接口相连。但芯片内部一平方毫米里挤着上亿个晶体管，想让相邻的逻辑门一个在上层一个在下层，这个连接密度差得远。Kirin 2026把键合点的平面间距做到1.5微米，每平方毫米44万个连接，和芯片内部顶层金属导线的密度已经差不太多，跨层走一根线，和在芯片内部金属层走一根线，开销已经相差无几。到了这个程度，两层硅片在电路意义上就融成了一整块，EDA工具可以在逻辑门这个粒度上决定谁放上层谁放下层，交给算法做全局优化，设计自由度和以前完全不是一个量级。论文还解释了为什么不走另一条更激进的路线，直接在一层器件上面再制造一层器件。那条路层间连接最细密，但制造第二层需要高温，会损伤已经做好的第一层，目前量产走不通。 第三处是热管理。垂直堆叠会显著增加单位面积的热密度，下层硅片的散热路径还被上层遮挡，这是3D堆叠绕不开的第一个质疑，v1并未深入讨论。v2正面承认热管理仍是LogicFolding架构的关键挑战，给出的对策是热感知的划分与布图规划，设计阶段就把高功耗电路排除在折叠范围之外，并在结构上避免高功耗模块在垂直方向相邻，防止热点叠加。这套策略是工程师手工施加的约束，还是已经固化进内部EDA工具的自动流程，论文没有说明，只把多物理场的工具链明确列为未来十年最重要的一项投资。配合等性能工作点下功率密度低于基线5.6%的实测数据，散热问题算是有了正面回应。不过这套处理方法本质上是回避式的，堆叠层数增加到三层四层之后，可折叠电路的选择空间会被热约束持续压缩，论文没有展开讨论这个边界。 此外，v2还补了一张两层硅片键合界面的显微截面照片，并且明确写了用的是wafer on wafer混合键合。这个规格值得跟同行业比较一下，1.5微米间距的晶圆对晶圆混合键合用在量产逻辑芯片上没有先例，台积电SoIC目前量产间距是6微米，Intel的Foveros Direct是9微米，实属厉害。 对比完两个版本的论文，我还有两个问题。一个关于设备，这个规格的键合设备是谁供的，论文只说是跨供应商生态多年工艺开发的结果。另一个关于EDA工具，把两层硅片当一整块芯片做设计，市面上现有的EDA工具干不了这个活，论文承认这一点，只说方法学细节"几个月内发表"。可是频率表里，2027年那代3.39GHz的Kirin已经标注有实体芯片，说明这套工具在华为内部早就跑通了，而且至少跑通了两代产品。个人猜测，这套EDA是华为自己做的。欢迎了解情况的朋友聊聊。

英特尔 CEO 陈立武 45 分钟的访谈 他在访谈当中提到CPU为什么在AI时代重新杀回来了？ 英特尔的先进封装和台积电的先进封装到底差异在哪里？ 还有一堆你经常听到的材料，比如玻璃基板、人造金刚石、氮化镓、磷化氢，它们为什么在未来的10年特别重要？陈立武采访谈用三个根本性转移把它讲透了。 · 第一个就是计算重心在转移。 过去的三年市场把AI的算力直接等同于GPU，陈立武的判断很直接，就训练时代这个逻辑是成立的，但推理和智能体的时代不成立。 因为智能体不是一直在做矩阵的乘法，它需要调度任务、查数据库、管内存、调工具、做安全的控制，在上百个模型之间做协调，这些全是CPU的活。 他跟AI的模型厂商聊完过后，发现GPU和CPU的配比正在从原来的8：1到4：1再到1：1。你不用干掉英伟达，GPU卖得越猛，系统对CPU的需求就越大，所以英特尔只需要坐稳现在这个位置就可以了。 · 第二个就是连接方式在转移。晶体管缩小越来越难，越来越贵，所以下一个阶段的竞争不是谁能做出更小的纳米级的芯片，而是谁能把更多的芯片更高效的拼装在一起。 台积电CoWOS的做法就是在GPU和HBM下面铺一整块大硅片当作底座，等于修了一整块的高架平台。硅面积受限，并且良率比较难爬坡。英特尔的EMIB完全换了一条路，只在两颗芯片的接缝处衔接一小块的硅桥，别的地方继续用便宜的有机基板。 一句话类比就是台积电在修高架平台，而英特尔只在过河的地方去搭一个桥。桥就比平台更便宜，并且还快，还不限面积。再叠加上Foveros的3D垂直堆叠和铜铜混合键合，目标就是把CPU、GPU、HBM I/O全部揉进一整套的系统级的封装。 · 第三个就是材料体系在转移，也是整场访谈当中信息密度最高的一部分。陈立武明确提出现在正在全面转向新材料的底层突围，他一口气提出五种关键的材料。 · 首先就是玻璃基板，当前的先进封装全部使用的是有机基板，在千瓦级的AI芯片的超高热的发热底下有机基板会严重的翘曲变形，而玻璃基板的平整度和热稳定性能要比有机物要高出50%，能打出更密、更细的通孔，是下一代巨型AI芯片雷打不动的底层地基。 陈立武采用了务实的轻资产的模式，由英特尔输出设计标准转而向韩国的供应商去采购，用创投的思维快速去催熟整个供应链。 其次就是磷化铟，大模型的集群规模越来越大，传统的铜线传输的延迟和功耗就会让人无法忍受了。而磷化铟是制造半导体激光器的核心材料，intel深度布局磷化铟目标就是加速共封装光学(CPO)的落地，直接在封装层面把光电转化的模块和核心的计算芯片封装在一起，实现以光代电的高速通信。 最后就是解决算力怪兽的供电和散热问题，一个AI的机架动辄数万瓦、数十万瓦，传统的硅基电源器件在电压转换的时候损耗惊人，陈立武就提出布局氮化镓和碳化硅等第三代的半导体，就是为了在电流进入到芯片前的最后几厘米最大化的去压缩供电损耗。 当芯片的内部的核心死角产生极端的热量的时候，英特尔在封装当中又引入了自然界里面导热率最高的材料，就是人造金刚石作为热扩散层，将热量瞬间去导走，防止芯片因过热而降频。 这几种材料陈立武可不是只说说，是全部都真金白银在投了一些项目了。三个转移只是方向，但是方向只是第一步，判断对了不等于能够落地。陈立武为了确保这三个转移不会变成空中楼阁，他自己做了一套执行框架，爬、走、跑。 · 爬就是先让组织能够打仗，他接手时候的英特尔公司是表格驱动的公司，层层报数字，层层等审批，部门之间不通气，他上来就让所有的工程团队直接向他一个人汇报，砍掉中间所有的官僚层，产品线大而精，不再什么芯片都做，决策速度必须回到创业公司的水准，组织不调，三个转移一个都推不动。 · 第二个就是走，是为三个转移备足弹药的。资本端他干了一些教科书级别的事情，居然拉了貌似是对手的黄仁勋，投了他50亿美元，14个月账面变成了250亿美元。软银进来了，美国政府成了他的大股东，这就是把所有的关键玩家绑成利益共同体。 你英伟达要用的是我的代工和封装，你软银要的是AI的基础设施，美国政府要的是本土制造的能力，大家都在一个桌子上玩。 · 第三个就是跑，就把三个转移的成果拼成一整个系统。他的目标不是做一个爆款的芯片了，而是把CPU、GPU定制芯片、先进制程、先进封装和软件生态拼成一个完整的计算平台。注意这里叫计算平台，不是他以前擅长的一个芯片了。 看完陈立武的访谈，感觉英特尔的方式对中国其实是一个利好。因为英特尔的先进封装EMIB这条路不需要砸天价的硅中介层的产能，你可以走局部的硅桥加面板级的封装的路线。所以中国这些封装公司都可以按照这个方向进行跟进。 中国在玻璃基板、金刚石的散热，氮化镓，这个产业链上面基础不弱。产业化和工程化的事情，中国应该是个强项。 所以陈立武这45分钟，表面上是在讲英特尔，实际上讲的是AI时代，半导体竞争的换挡是下半场，各巨头们到底在做什么东西，换挡就是有机会。

❌拿不住美股-----看AI核心电子元器件分解 —— 对应美股AI CapEx图解, 这样你心里有数，就拿得住了，AI在哪里被卡住了。 一、PCB / AI服务器ODM（系统组装） ♨️核心逻辑 :AI服务器升级 → 高层数PCB、高速PCB需求暴增。 • 伟创力 Flex Ltd. —— $FLEX • 天弘科技 Celestica —— $CLS • 捷普 Jabil —— $JBL • TTM 科技 TTM Technologies —— $TTMI 二、MLCC（多层陶瓷电容） AI服务器高频、高功耗下核心被动元件。 • 威世科技 Vishay —— VSH（主做被动元件 / MLCC） • 村田制作所（OTC）Murata —— MRAAY（全球龙头） • 太阳诱电（OTC）Taiyo Yuden —— TYOYY 三、CPO（共封装光学）美股芯片 / 平台 AI数据中心最重要的方向之一。 🅰️CPO芯片 / 交换平台 • 博通 Broadcom —— $AVGO • 美满电子 Marvell —— $MRVL • 英伟达 NVIDIA —— $NVDA 🅱️光模块 / 光器件 • Lumentum —— $LITE • 高意 Coherent —— $COHR • 应用光电 Applied Optoelectronics —— $AAOI 四、HBM（高带宽内存）美股 ♨️HBM决定AI GPU上限 • 美光科技 Micron —— $MU （美国唯一 HBM 生产商） 非美股核心 •SK海力士（全球HBM龙头） •三星电子 五、CCL（覆铜板 Copper Clad Laminate）美股 纯 CCL 美股极少，下面为材料 / 基板相关 • 罗杰斯 Rogers —— $ROG （高频板材，PCB 核心材料） 六、FPC（柔性电路板）美股 AI链条里不是最核心方向。纯正 FPC 美股几乎没有，以下为柔性电路 / 互连相关 • 泰科电子 TE Connectivity —— $TEL （柔性连接器、FPC 组件） • 安费诺 Amphenol —— $APH （柔性互连、FPC 连接器） 七、DRAM（内存） • 美光科技 Micron —— MU（唯一美股 DRAM 大厂） 八、NAND（闪存） • 美光科技 Micron —— MU（同时做 NAND） 九、GPU（图形处理器 / AI 芯片） AI产业链绝对核心。 • 英伟达 NVIDIA —— $NVDA （AI GPU 绝对龙头） • 超威半导体 AMD —— $AMD （GPU+CPU） 十、先进封装（Advanced Packaging） 先进封装是AI时代最关键增量之一。 • 英特尔 Intel —— $INTC（SiP/EMIB/Foveros） • 高通 Qualcomm —— $QCOM（SiP 封装） • 安靠科技 Amkor —— $AMKR （全球封测大厂，SiP 主力） 十一、交换芯片 / Networking AI集群扩张核心。 • Broadcom —— $AVGO • Marvell —— $MRVL • NVIDIA —— $NVDA • Arista —— $ANET 十二、AI基础设施底层材料层 • 康宁 —— $GLW 十三、AI互连 / Connectivity • Astera Labs-- ALAB 后面3个我补充的，尤其是康宁，我看见有人喊拿10年后再看~~~

先进制程的瓶颈，你以为只有光刻机吗？ 其实还有Photomask（光罩 / 掩膜版）。 如果说光刻机是印刷机，那么Photomask就是印刷模板 / 底片，wafer（晶圆）就是被印内容上去的纸。 AI带来的半导体复杂度增长，会直接传导到Photomask，甚至被进一步放大。 过去行业是wafer使用量 +10%，mask需求 +10%。 AI时代可能正变成：wafer +10%，mask value +20%~40%。 因为增长的不只是mask数量，还包括： mask层数 EUV层数 multi-patterning复杂度 advanced packaging mask RDL / interposer / HBM相关mask inspection复杂度 repair难度 mask write时间 Photomask本质上已经不再只是“玻璃板”，而越来越像半导体工业里的“母版”。 mask面积远大于芯片，但精度要求反而更高。这点和euv镜头有点像：在A4纸大小区域上绘制整个城市地图，同时误差不能超过几纳米。 一套高端mask如果存在缺陷，后面可能是几万片wafer同时报废。 因此行业的核心，是缺陷控制能力。目前高端mask已经进入纳米级光学工程阶段。EUV mask、3nm/2nm logic mask、HBM相关mask、Advanced Packaging mask，都远超传统DUV时代。 于是高端Photomask天然是低throughput、慢扩产、重工艺积累行业。 相比传统DUV mask是透射式，光直接穿过去；EUV mask则是多层反射镜结构，内部包含Mo/Si multilayer、absorber、pellicle和超低缺陷blank。mask defect会被无限复制，因此phase defect、CD误差、overlay误差、multilayer defect都会极其致命。于是mask inspection的重要性开始接近光刻机本身，工艺技术门槛都变得极高。 除了芯片制造需要mask，还有Advanced Packaging Mask：先进封装本质上也是光刻工业。 CoWoS、Fan-Out、RDL、Interposer、EMIB、Hybrid Bonding，本质都依赖Photomask。因为先进封装已经不再只是“把芯片焊起来”，而是在package内部重新构建超高密度微型互连系统，负责数据传输、电源分配、时钟同步和高频信号完整性。 AI需求带来的，不只是封装数量增长，而是每个Package内部复杂度的爆炸。过去1~2层RDL，现在5层、8层、10层以上。每增加一层RDL，通常就意味着新增对应mask流程。于是Photomask需求开始从“跟随wafer数量增长”，变成“跟随系统复杂度增长”。 先进封装可能是未来几年增长最快的Photomask子方向之一。因为AI package正在逐渐变成“微型主板”。大量原本属于PCB和系统板级的功能，正在向Package内部迁移：HBM互连、高频SerDes、Power Delivery、Chiplet Fabric。于是先进封装越来越像“后道版晶圆厂”。 这也是CoWoS、EMIB、Foveros、SoIC、Hybrid Bonding越来越重资产、越来越难扩产的根本原因。它们已经不再是传统封装，而是系统级硅互连制造。 而随着光刻机越贵、越稀缺，每一次曝光就越昂贵。于是晶圆厂会更加重视： 高质量mask inspection repair pellicle overlay metrology 与此同时，EUV紧缺还会推动multi-patterning。原本1层EUV，可能被迫变成多次Immersion DUV曝光、SADP、SAQP，结果反而增加了Mask数量。因此EUV scarcity并不一定压制Photomask行业，很多时候反而提升高端DUV mask需求。尤其HBM、CoWoS、Advanced Packaging、RDL、Substrate这些大量使用Immersion DUV与Packaging Lithography的环节。 这也是为什么高端Photomask行业越来越像HBM、CoWoS和EUV生态。真正限制行业扩产的，已经不只是CapEx，而是： defect reduction yield learning inspection能力 process tuning customer database 长周期验证 工艺积累 很多部分已经开始像“工业化手工艺”。 其在整个半导体生态中的议价能力，将会越来越强。而市场，很可能还没有充分意识到这一点。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

29倍的超预期增长！ Intel 的质变：从“救亡图存”到“重塑估值” 在刚刚发布的 Intel (INTC) 2026年第一季度财报 中，市场看到了一份久违的“超纲”答卷。股价一度冲破 $79，盘后涨幅近 20%。 这不仅仅是因为数字好看，更是因为 Intel 终于跑通了其转型战略中最难的几个逻辑闭环。 一、 财报核心：盈利拐点已现 营收 135.8 亿美元 超出预期 10%；EPS $0.29 远超市场预期的 $0.01。 增长引擎： 数据中心与 AI 业务 (DCAI) 营收 50.5 亿美元（+22.4%），证明了其在 AI 基础设施市场的份额回归；代工服务 (Foundry) 营收 54.2 亿美元（+16.2%），规模化效应初显。 二、 电话会议深层信号：CPU 的地位重估 在 Earnings Call 中，CEO 陈立武释放了一个关键的技术风向标：AI 范式正在从“训练”转向“推理”与“Agentic AI（智能体）”。 在复杂的智能体协同场景下，CPU 作为“编排层”的重要性显著提升。Intel 预测 CPU 与 GPU 的配比将从 1:8 向更均衡的方向靠拢。 服务器 CPU 的供不应求验证了这一趋势。 三、 先进封装：Foundry 业务的“特洛伊木马” 为什么 Intel 的先进封装需求正冲向十亿美元级别，远超市场原来预期的亿美元级别？ 随着tsmc的cowas的供不应求，通过 EMIB 和 Foveros 封装实现的“异构集成”是高性能计算的唯一替代路径。 许多头部客户（如 Google、Amazon）正通过先进封装订单锁定intel产能，进入 Intel 的供应链，这为后续的 18A/14A 制程代工订单埋下了伏笔。 其中当然有Terafab 效应： 与 Elon Musk (SpaceX/Tesla) 的深度合作不仅带来了订单，更在制造工艺重构上提供了美国本土化供应的安全性（Onshoring Premium）。 从财报可以看出，尽管存在毛利率改善、PC 市场复苏缓慢等风险，但 Intel 已经拿到了通往 AI 时代下半场的门票。 注：本文基于 2026 年 4 月 23 日市场数据及财报分析。 免责声明：本人持有文中提及的标的，观点必然偏颇，非投资建议dyor

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线