10月8日，安徽池州长江公铁大桥进入主桥合龙冲刺阶段。 On October 8, the Yangtze River road-rail bridge in Chizhou, Anhui entered the final sprint for main bridge closure. #Bridge#

拥有闭环能力的职场人，更容易拿到更多合作机会与资源倾斜。闭环能力，就是接到任务主动同步进度，遇到问题带着方案沟通，任务结束主动复盘，对整件事全流程负责。 它包含确认任务信息、执行同步进展、遇到问题准备两套备选方案、完工复盘四大环节，同时点明各阶段常见沟通误区。可以用三个问题自测：要不要别人追进度、汇报有没有备选方案、会不会主动复盘。Closure在职场上和一段合作关系中的确尤为重要。遇到那些总是烂尾或者虎头蛇尾咋咋呼呼的人，千万记得要远离！

决定一个项目本身能不能完整被AI Agent维护、迭代、审核，还是必须依赖于肉人程序员的维护， 只有一点，就是这个项目的改进、测试、定义、需求是否是开放的。 最典型的就是图形渲染、浏览器、编译器、数据库，你可以用5000~50万个test case来限制边界，用一个巨大的设计和各层级设计（ specs ）来定义这个问题的完整边界和细分设计， 那么这个项目就是一个拥有几乎完美边界的closure闭包，可以用AI Agent自己的理解、迭代、维护、审核、完善来维护的。 典型的任何有人类参与使用、甚至以人类为中心用户、以客户为核心用户的软件、系统、平台、服务、工具，需要大量用人来沟通协调需求和设计， 那么这种系统和项目就必须依赖于人的指令，而人的指令必须基于人的理解，必须依赖人的能力，那就不能离开人。 问题是，绝大多数项目和软件，都是后者。

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

Clarity Act方面，9月15日是对启动审议动议的 cloture 表决，60票程序门槛，不是最终立法投票。 共和党 53 席，党内如果全过，至少还需 7 张民主党或独立议员票。 Hawley 已因存款流失原因公开保留，Paul 等存在党内反对风险；如果出现 2–3 张共和党反对票，跨党票需到 9–10 张。 即便此次 cloture 通过，后面通常还有：动议本身表决、辩论与修正案、对法案再一次 60 票 cloture、参院简单多数通过、众议院同意参院文本（或两院协商）、总统签署。 参院 9 月 14 日复会，9 月可用立法日很短，随后进入 10 月休会和中期选举。 2026 年内成为法律是低概率事件；若 15 日不过，更大可能要等到新一届国会。

Astra告诉我Clarity Act在26年通过的概率只有20-25%，今天参议院60票cloture程序投票的过关概率略高，也仅有30-35% 理由是目前gop有53席，至少需要七名dem议员支持。而七月发布声明愿意持续谈判的民主党人也刚好七名，但是Warner已经表示“I don’t think ethic language is enough”“Really concerned”

看到参议院民主党人当地时间晚上还要开会讨论Clarity Act 对案的消息，有意思的是，距离明天 cloture 投票不到 24 小时。 说明两点： 一是，“80% 伦理 + 126 处修改”没有完全锁票，还存在变数。 Gallego / Tillis 可以开门谈；不过 Warner、Cortez Masto、Gillibrand 以及党团领导要的是自己的清单：执法力度、非法融资、稳定币收益、开发者保护范围。 一种可能的走法是：前一晚抛出对案 → 共和党称“已经是最终方案”拒收 → 一批民主党以“文本仍不够”投否。 如果够 60 票还好说，若是差一票两票就可惜了。 二是，门还没关死，但要看民主党意图。 前一晚搞对案，有两种用法： 一是真心想谈判，用对案换“先投 cloture、进门再改”； 二是用对案来否决，声明“对案不进文本就不投”。如果是第二种情况，明天拿够 60 票就不容易了。

Bernstein 表示，共和党最新在政府伦理及社区银行等问题上作出让步后，CLARITY Act 的推进程度可能高于市场此前预期，任何积极意外目前“肯定尚未被定价”。分析师称，当前加密市场在周二关键 cloture 投票前整体偏空，并认为新版伦理方案中加入州总检察长执法权、加密资产剥离或盲目信托要求，可能有助于争取部分民主党支持。参议院将于 9 月 15 日就推进法案进行程序性投票，需获得 60 票。（The Block）

今天英文社区又开始释放乐观情绪，提到参议院共和党放出大约630页Clarity Act修订稿。 不过，整体看，关键问题没有得到解决，比如争议最大的伦理条款几乎没动。 这意味着，Clarity Act今年内成为法律的概率越来越小了。 具体来说， 这个新稿改了下面的部分，比如： 1. “假 DeFi”要向 CFTC 注册 能控制、能改协议功能的所谓 DeFi，不再享受非托管豁免，要登记，并由 CFTC + Treasury 写规则。 这是民主党要的 AML 口子：真的无主协议仍可carve-out，有控制权的前端被当中介。 2. DeFi 规则收窄到现货/现金商品交易。 主要涉及堵预测市场、体育盘绕开州法和部落博彩权。 3. 说是“纳入 100+/114 条民主党要求” 。 这是Lummis 自己的话术。 立法里常见玩法，把对方提过的技术修正塞进去，然后宣称跨党派共识。真正卡票的条款如果原封不动，这些数字没有意义。 上面改了的，是可以让步的边角料，不是核心争议点。 下面没动的，才是核心： 比如，伦理条款：官员发币/赞助数字资产的限制，执法仍只给 DOJ，sunset 框架也没换成民主党要的版本。 总结来说，从对15号的投票影响来看： 一是，15 号仍是 cloture，60 票，只开门。新稿只是当辩论起点。 二是，共和党只有53票，缺约 7 张民主党票。这里还不包括共和党内两位潜在的不同意票。 三是，众议院大约 17 号离场。即便 15 号过了，新文本还要再对、再送众议院，中期前日历不够走完立法；年内若要过，只剩选举后的 lame duck。