Jiangxi, China: Exports of cooling appliances including air conditioners and electric fans to Europe and the United States rose by 8.5%. 中国江西：空调、风扇等清凉家电对欧美出口增长8.5% #China# #Jiangxi# #JiangxiEconomy# #世界经济看中国# #赣出新精彩#

全套堆芯、冷却系统、热电转换设备全国产，中国打破海外小型堆技术封锁实现全链条自主可控#科技自立自强# Core reactor, cooling system and power conversion equipment are fully domestic, breaking foreign monopolies on small modular nuclear reactors. #TechSelfReliance#

稳定币支付网络 Atum 宣布完成 1350 万美元融资，Variant 领投、PayPal Ventures、Abstract Ventures、Road Capital、Mirana Ventures、First Commit、Credibly Neutral 等参投。Atum 由前 Visa 加密产品负责人 Pete Cooling 创立，定位为全球资金流动的统一协调层。该平台本身不发行代币、不运行专用区块链、不提供资产托管，也不偏向特定支付轨道，而是通过撮合市场让结算服务商互相竞争以完成支付请求，支持发送方自由选择支付资产与接收方按需接收结算资产，同时支持人类与 AI Agent 进行稳定币微支付与跨境结算。

福州梅峰慢行隧道、乌山防空洞及24个地铁站变身共享纳凉点，增设便民设施供市民避暑。 Fuzhou's Meifeng slow-traffic tunnel, Wushan air-raid shelter, and 24 metro stations become shared cooling spots with added facilities for #Cooling#

今日办公室小思考： 7月之后最惨的可能就是 bottleneck boi 那套 long bottleneck。不是说瓶颈不重要，而是瓶颈本身并不能创造更多算力，赚的更多还是 scarcity rent。 最后 AI 最好的“上游”，其实还是谁能最快把 capex 变成 usable compute。 所以下半年是不是该从 long shortage duration 切到 long expansion？芯片、HBM/封装、networking、power/cooling，包括能把 utilization 拉上去的东西，本质上都在让算力更快上线。 说到底，最后买的可能不是 bottleneck，是 Δcompute

Neocloud们的核心资产 -- AI-ready energized MW资产浅析 比GPU更稀缺的，是HBM；比HBM更稀缺的是电力。 更准确说，是“已经带电、已经完成工业化部署、可以立刻承载AI负载的AI-ready energized MW”。 这正在成为AI时代最核心的新资产类别。 aiDC行业越来越关注EV / MW、EV / Energized MW、Contracted MW、Time-to-Power、Power Density。因为AI rack功率密度已经从过去的5–15kW/rack，跃升到80–150kW/rack，传统IDC逻辑开始失效。 电网扩容、大型变压器、switchgear、substations、cooling、transmission、permitting、construction。这些全都是物理世界的瓶颈。 因此，真正重要的是“已经完成并网、真正带电、可以立刻部署GPU”的容量。 Neocloud行业现在已经形成一条非常清晰的资产等级链： Active AI MW > Contracted MW > Queued MW > Land Only。 同样是100MW，不同阶段的估值可能相差十倍以上。 很多公司会宣传secured power、contracted power、future power access。但真正含金量最高的，是Energized MW。 也就是utility已经送电，substation完成，transformer installed，cooling ready，rack ready，GPU理论上可以立刻上架的电力资产。这些资产本质上已经跨过了AI基础设施建设最困难的阶段。 市场现在对AI-ready energized MW的隐含估值，大约已经达到800万–2500万美元 / MW。而普通传统IDC，之前可能只有200万–500万美元 / MW。 市场对MW估值方式，是DCF + 重置成本 + 稀缺溢价 + AI需求增长期权。 尤其重要的是“时间价值”。现在新增一个真正AI-ready的GW级园区，很多地方可能需要4–6年。但AI等不了那么久。 这也是为什么市场愿意给已经上线的capacity极高溢价。因为AI行业现在处于典型的supply constrained hypergrowth阶段。

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

AI正在重构整个半导体产能分配体系 ai爆发之前，半导体行业是一条单行线：先进制程不断升级，成熟制程逐渐淘汰。但AI不只是推动EUV需求暴涨，而更近一步的推动全产业链产能争夺。 AI GPU、HBM、AI ASIC开始疯狂吞噬先进制程产能，因为AI芯片背后的单位经济模型远高于传统消费电子。一片先进GPU wafer，最终可能对应几十万美元级别的AI服务器和长期云租赁现金流。于是foundry天然优先分配给AI GPU、TPU、custom AI ASIC、HBM。 于是整个外溢链条开始形成。第一层是原本依赖先进EUV的一部分产品，开始长期停留在older nodes。最明显的是手机SoC、消费GPU、PC CPU、Networking ASIC、DPU、Switch ASIC。这些产品理论上应该继续往3nm、2nm迁移，但现实是先进wafer越来越贵，EUV slot越来越难抢，AI客户越来越愿意支付更高价格。 很多产品接下来很可能不得不开始延长旧节点寿命，停留在N5/N6/N7，更多依赖ArFi immersion，增加multi-patterning，用chiplet替代纯缩节点。 手机这样的迹象刚刚开始。过去手机换机周期大约18-24个月，现在很多地区已经拉长到36-48个月。旧旗舰仍然足够强，大部分用户感受不到必须升级的必要。于是手机行业进入一个非常特殊的阶段：旧手机还能用，新AI体验又没强到必须换机。接下来我们很可能看到的可能会是，只有真正高端旗舰还在继续抢最先进EUV，中低端Android 要么被淘汰，要么其SoC大量停留在6nm、7nm、8nm、12nm，很多厂商已经开始放弃继续 aggressively 追逐最先进节点。 但手机行业最终还是会重新争夺先进制程，真正的原因不是CPU，而是功耗。手机是电池设备。未来如果本地AI agent、实时视觉理解、长时记忆、always-on AI OS、后台持续推理开始普及，那么TOPS/W、memory bandwidth、SRAM/cache、先进封装会重新变得极度重要，否则发热和续航会变得不可接受。 下一层外溢，是高端DUV。很多人过去认为EUV会逐渐淘汰DUV，但现实完全相反。AI时代实际上正在让ArFi immersion重新战略化。因为即使是EUV时代，大量关键层仍然依赖ArFi immersion、ArF dry、KrF。尤其advanced NAND、DDR5、HBM、Networking ASIC、optical DSP、SerDes、Switch ASIC，本身就高度依赖高端DUV。AI越发展，对memory和IO的需求越高，DUV的重要性反而越强。于是行业开始出现一个关键变化：不是EUV替代DUV，而是EUV + DUV对应的需求一起拉爆。 现在已经能看到很多迹象：ASML DUV订单重新变强，refurbished DUV需求上升，二手scanner价格维持高位，mature fab利用率重新改善。真正危险的是，这种压力还会继续向下传导。当手机、消费GPU、Networking ASIC开始占满高端ArFi之后，汽车、工业、功率、PMIC、MCU、模拟芯片又会继续向更成熟节点退。这其实就是EUV → ArFi → KrF → i-line的逐层外溢。 而且这个过程其实已经发生过一次。2021-2022汽车缺芯，本质上就是高价值消费电子挤占成熟制程产能。AI时代只是把这个过程进一步放大。汽车行业已经学会一件事：最怕的不是芯片不先进，而是没有芯片。于是越来越多车企开始长期锁产能、多供应商、接受旧节点、延长平台寿命。很多汽车芯片未来可能长期停留在28nm、40nm、55nm、90nm，因为对于车规来说，稳定供货远比缩节点重要。 功率半导体则是另一个容易被低估的方向。它并不依赖EUV。功率真正重要的是耐压、电流、热、reliability、缺陷控制、封装，所以大量功率器件长期停留在180nm、130nm、90nm、BCD、HV CMOS、200mm，很多甚至主动不愿意继续缩节点，因为更先进制程反而漏电更高、热更难、成本更高、良率更差。 但AI datacenter本身又在疯狂拉动功率需求。现在AI rack功率已经开始从50kW向100kW、300kW+继续升级。于是HVDC、VRM、PSU、UPS、rack-level power、battery backup都会大量消耗MOSFET、IGBT、SiC、GaN、PMIC。AI一边挤占先进制程，另一边又在疯狂拉动成熟制程。 最终整个行业会越来越像“全层级产能紧张”，而不是单纯“先进制程繁荣”。真正限制行业的，也早已不只是scanner数量，而是整个超复杂制造体系：optics、overlay、metrology、mask、photoresist、substrate、advanced packaging、testing、power、cooling，共同形成的复杂度瓶颈。 AI真正改变的是：半导体行业开始从“晶体管中心”，进入“系统复杂度中心”。EUV不会淘汰DUV。AI时代真正发生的事情，可能恰恰相反：整个半导体产业，会重新意识到，高端DUV、成熟制程、旧scanner、legacy fab，才是支撑全球电子工业的真正底座。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

做菜日常 Daily cooking✌️ 喜歡打喜歡，不喜歡藏心裏☺️。 If you like it, say it, if you don't like it, just keep it in mind. Ps:隨意錄錄，又水了一則貼文，我真棒。 #肌肉##哥布林##做菜##日常#