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AI光互连正在进入“混合化时代” AI scaling真正撞墙的位置，已经越来越接近data movement。移动bit的成本，开始越来越接近，甚至超过计算bit本身。 massively parallel IO、power/bit、thermal density、reliability、optical packaging、chip-to-chip bandwidth这些问题越来越成为瓶颈。未来光互连越来越像系统工程问题。 AI光互连重要的趋势，是“光互连混合化”。行业正在从每模块独立激光、pluggable optics、板级光模块，逐渐走向 CPO、ELS（External Laser Source）、Optical IO、chiplet optics、MicroLED optical interconnect。核心原因很简单：激光器越来越难放在最热、最密集、最难维护的位置。于是行业开始把激光集中化、共享化、远程化。ELS路线背后的本质，也是把光源从局部模块变成系统级资源。 ai集群的网络功耗正在逼近计算功耗。GPU越来越像“被IO限制的计算器”。于是光开始越来越靠近封装。过去是 GPU → PCB → 铜 → 光模块 → 光纤。未来越来越像 GPU旁边直接就是光。而一旦光进入封装，热、良率、耦合、封装、可靠性，全部开始指数级变难。 于是MicroLED开始成为选项。传统激光路线更强调单通道极限速度、长距离、相干性、超低损耗。MicroLED路线更强调海量并行lane、超短距离、低功耗、CMOS-like scaling、低成本、超高密度。重要的是，它更接近“半导体+显示产业链”的制造逻辑。 很多人会把MicroLED理解成激光替代。更准确的理解是：它更接近“铜线升级方案”。尤其适合 chip-to-chip、package-to-package、board-level optics、rack内部互连这些超短距离场景。 这里真正重要的，是总IO数量能不能持续扩展。 现在这个方向最积极的推动者之一，其实是Microsoft。MediaTek已经和Microsoft Research联合开发基于MicroLED的AOC（Active Optical Cable）。路线很明确：重点放在AI scale-up网络里的超短距高并行光互连。核心思路是“slow-and-wide”。重要的是海量低速并行光通道，而不是少量超高速channel。这其实非常符合AI时代的网络特征，因为AI真正需要的，越来越像“无限并行IO”。 MTK具备完整的数据中心系统能力，包括高速IO、ASIC协同、SerDes、封装、power delivery、hyperscaler协同、大规模量产。而且它已经绑定Microsoft。这意味着它已经开始进入hyperscaler验证阶段。微软公开时间线是2027年前后开始商业化部署。 另一边，KOPN也已经正式进入这个赛道。它原来的核心能力是AR、military optics、MicroLED display，但现在已经开始向AI optical interconnect迁移。KOPN已经和Fabric. AI合作，推出MicroLED optical interconnect demo chipset，并签下初始订单和exclusive agreement。这意味着行业已经开始从“研究验证”进入“早期商业化验证”。 KOPN和MTK路线很接近，都在赌未来AI网络会从“few ultra-fast lanes”转向“many lower-power parallel optical lanes”。重要的是，两者定位不同。MTK更像系统路线定义者，KOPN更像底层光源和器件供应商。未来很可能形成：MTK负责系统方案，KOPN负责部分核心MicroLED器件，其他SiPho/CPO厂商提供不同层级补充。整个行业最终更像异构拼图。 这个赛道门槛是半导体、光学、显示、封装、数据中心系统五个产业叠加。难点是如何同时做到：超高良率、超高一致性、超低误码率、超低功耗、超长寿命、超高密度。这里最难的几个环节包括：III-V外延、GaN制造、MOCVD、mass transfer、wafer-level alignment、光学耦合、thermal engineering、光学封装。 MicroLED仍然高度依赖III-V GaN体系，尤其蓝光/绿光MicroLED，本质更接近显示产业链。其瓶颈是GaN外延、高端MOCVD、MicroLED mass transfer、wafer-level alignment、optical packaging、thermal management、高速驱动IC。 很多东西已经开始接近“TSMC CoWoS + 光学 + 显示制造”三者叠加的复杂度。所以这个行业最终很可能形成极少数核心玩家，而且一旦进入hyperscaler production，护城河会非常深。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

先进封装的”耗材接棒”叙事最近很热，逻辑链也确实成立。但要理解为什么材料战场会从underfill转向CMP slurry，得先搞清楚一个更底层的技术拐点。 Micro bump方案同时撞上了三面墙。第一，bump pitch缩到25μm以下时solder bridging风险飙升，良率断崖。第二，JEDEC对HBM封装高度有硬限制，每层die加上micro bump加上underfill要吃掉40-50μm，堆到16层已经是物理极限，往20层走厚度预算根本不够。第三，underfill的thermal conductivity只有0.2-0.5 W/m·K，铜是401 W/m·K，差了三个数量级。每多堆一层die，中心层的junction temperature就更难控制。三个约束的共同解指向同一件事：取消solder和underfill，让copper直接做diffusion bonding。 Hybrid bonding解决了pitch、高度、散热三个问题，但代价是把容错率压到了atomic level。Micro bump时代表面粗糙度几十纳米就能工作，hybrid bonding要求Ra降到sub-0.5nm，任何一颗纳米级的particle都会在bonding interface形成void，后续thermal cycling会把void扩展成crack。这就是CMP slurry和Cu plating additives变成新咽喉的根本原因，配方质量直接等于bonding yield，bonding yield直接等于HBM产能。 但问题是，这条耗材链上谁真正有定价权。台厂的强项一直在设备和通路端。弘塑做ECP设备、辛耘做wet process清洗、中砂做pad和diamond disc，全部围绕化学品消耗量做文章，本身不掌握配方。崇越和华立是代理通路，帮信越、Fujimi把材料送进产线。真正自研CMP slurry配方的只有达兴和长兴，体量跟Fujimi、Entegris完全不在一个量级。化学配方的壁垒跟设备不一样，设备可以逆向工程迭代追赶，配方是几十年经验数据的堆叠，一款slurry打进台积电标准制程通常五到十年不会被替换。达兴说它的CMP slurry已经应用于N2并供货Arizona，如果属实，至少过了初步验证。但”应用于”和”规模化供货”之间的距离，有时候比技术本身还远。 资金从CoWoS设备capex转向耗材opex，方向没问题。但耗材链上真正有定价权的那一段在谁手里，市场似乎还没想清楚。