+ Agent 的协作模式，以群聊（Channels）为工作入口，核心产物是 todolist，AI 会自动推进 todolist，聊着聊着 AI 就把事情给干了。 平台不提供 Agent，用户来提供。用户在自己电脑上安装接入程序，它是一个 bridge 控制面，会把 Slock 里的消息、任务、系统通知等转换成可处理的输入，转给用户电脑上的 AI 来处理，然后将处理结果发回 Slock。 控制面在 Slock，执行面在本地 runtime。

很多人拿 OPPO、Samsung 来嘲笑 Apple： 迟了这么多年才出折叠机，结果还不是一样有折痕 😂 但 Apple 为了压低这条折痕，制程其实有点夸张。 每一部 iPhone Duo 都会单独用 confocal laser 扫描表面 topology，找出 hinge／荧幕支撑结构的微小高低误差。 然后再根据每一部机自己的误差，3D 列印最多 25 层 custom photopolymer 微层作补偿，把荧幕底下的支撑面尽可能整平。 也就是说，不只是「设计一个更好的转轴」， 而是每部机出厂前都有自己的微米级补偿。 再配合超薄玻璃与纳米级材质／涂层的显示结构，从不同层面减少折叠造成的形变与折痕可见度。 当然，这不代表它「完全没有折痕」， 特定角度、光线下还是看得到。 但为了一条折痕，做到逐机 Laser Scan + 个体化 3D Printing 补偿直接塞进量产流程。 Apple 迟来是真的， 但它到底花了这几年在搞什么，这些制程反而比「迟了几年」更值得看。

我最新的產業調查顯示，Amazon 自有消費電子的處理器採購策略，20 年來將首次有重大轉向：捨棄外購並改採 COT（customer-owned tooling）模式，世芯-KY 獨家提供自研晶片的後段設計與測試。幾個重點： 1. 受 AI 算力快速擴張影響，Amazon 截至 1Q26 的過去 12 個月自由現金流年減 95%，降至約 12 億美元。為維持財務彈性並支撐 AI 投資週期，公司正同步精簡組織並優化非 AI 業務的成本結構。 2. Amazon 自有消費電子產品，包括：Kindle、Fire TV、Echo、Alexa 裝置、Blink、Ring 等，目前採用的處理器均為外購。為優化成本結構，Amazon 決定將逐步停止外購，改採與 AI 晶片 Trainium 類似的 COT 模式，自行主導處理器開發。 3. 在此轉型過程中，Amazon 選定的合作對象為世芯-KY，由其獨家負責後段設計與測試。世芯-KY 除了會就各項設計專案向 Amazon 收取一次性工程費用（NRE），也會隨處理器的出貨受惠。 4. 此策略預計自 2027 年起啟動，待全面轉換完成後，自研處理器的年出貨量預估將達到約 4,000 萬顆，預期將有效改善 Amazon 自有產品的成本結構，並顯著貢獻世芯-KY 的營運動能。

《币安人生》中cz提到的13本书📚 从理解世界、经济规律，到创业、管理和个人成长。 如果你对金融、Web3、商业和创业感兴趣，这份书单值得收藏，慢慢读。 01｜《异类：不一样的成功启示录》 Outliers: The Story of Success 作者：马尔科姆·格拉德威尔 02｜《人类简史：从动物到上帝》 Sapiens: A Brief History of Humankind 作者：尤瓦尔·赫拉利 03｜《区块大小之战》 The Blocksize War 作者：Jonathan Bier 04｜《三双鞋：美捷步总裁谢家华自述》 Delivering Happiness 作者：谢家华（Tony Hsieh） 05｜《创新堆栈》 The Innovation Stack 作者：Jim McKelvey 06｜《原则》 Principles: Life and Work 作者：瑞·达利欧（Ray Dalio） 07｜《无限的游戏》 The Infinite Game 作者：西蒙·斯涅克（Simon Sinek） 08｜《论法律》 The Law 作者：弗雷德里克·巴斯夏（Frédéric Bastiat） 09｜《一课经济学》 Economics in One Lesson 作者：亨利·黑兹利特（Henry Hazlitt） 10｜《跨文化沟通力》 The Culture Map 作者：艾琳·梅耶（Erin Meyer） 11｜《高效能团队模式》 Team Topologies 作者：Matthew Skelton、Manuel Pais 12｜《不拘一格：网飞的自由与责任工作法》 No Rules Rules 作者：里德·哈斯廷斯、艾琳·迈耶 13｜《写作法宝：非虚构写作指南》 On Writing Well 作者：威廉·津瑟（William Zinsser） 这13本书涵盖了经济学、商业、历史、比特币、企业管理和写作。 从理解世界，到经营企业，再到建立自己的思考方式。 值得收藏的一份长期阅读清单。

matt/skills 最终结局会怎样呢？他的理念会被 Agent Harness 吸收，导致装机率逐渐减少 因为：类似 codex App（现在叫 chatGPT App）的迭代方向都是：把 coding Agent 作为底座，在上面增加办公场景的抽象层。下一个被加入的抽象层应该是「基于 issue 的流程 kanban」 那么 issue 从哪来呢？Plan Mode 就需要加入「从需求转issue 的 tooling」 那 issue 怎么分类呢？根据需求类型分类，比如： - 需要与其他同事讨论的 - 需要自己做原型的 - 需要联网调研的 这些其实就对应 matt/skills 现在的一系列 skill

推荐这篇文章，LangChain Deep Agents v0.7 发布。 他们把默认的基础指令砍掉了一大半，跑完全部 eval 性能不变。 LangChain 在 7 月 29 日发布了 Deep Agents v0.7。这次更新的核心是把 harness 变薄——基础输入 token 减少 65%（约 6K → 2K），性能不变。 三条瘦身策略 删掉基础 system prompt。 Deep Agents 之前内置了一个通用指南和工具使用说明的 system prompt。v0.7 把它整个砍掉了。 工具描述精简 43%。 内置工具的描述文本被压缩了近一半。 Todo 列表默认关闭。 TodoListMiddleware 不再是默认开启。跨三类 eval（自主任务、多轮对话、长上下文）× 四模型（GPT-5.6 Luna、Gemini 3.6 Flash、Claude Sonnet 4.6、Claude Opus 4.8）的评测显示，关闭 todo 后奖励略优、成本更低。不过有三类场景仍然值得打开：长多步任务、能力较弱的模型、需要可见进度条的 UI 场景。 验证方法 LangChain 用了一个新的 eval 套件来做对照。三个基准类别：Autonomous（编码、数据分析端到端任务）、Conversational（多轮对话）、Long-context（长上下文检索推理）。v0.7 vs v0.6.12 矩阵跑下来，reward 整体持平，token 和成本多数下降。最显著的是 GPT-5.6 Luna：token -34%，成本 -15%，reward +4%。 Anthropic 的影响 博客里直接引用了 Anthropic 刚发的 Claude 5 模型的 context engineering 新规——Claude Code 的 system prompt 被砍掉了 80% 以上，coding eval 毫无下降。两条核心发现： • 接口比示例好。 好的 tool schema 教会模型怎么用工具，比过去流行的 few-shot examples 更有效——示例反而会收窄模型的探索范围。 • 不要重复。 在 system prompt 和工具描述里各说一遍同一个指令，不带来增益。 可配置性 v0.7 让覆盖内置中间件变成一等公民。传一个 middleware= 实例，同名的默认中间件会被原地替换而不是报错。一个实际例子：SummarizationMiddleware 默认在上下文窗口 85% 时用通用 prompt 做摘要——v0.7 可以把它换成： SummarizationMiddleware( model="fireworks:kimi-k3", trigger=("fraction", 0.5), # 50% 就开始摘要 summary_prompt="Summarize the conversation, keeping file paths and decisions verbatim...", ) 破坏性变更 • TodoListMiddleware 默认关闭（可 opt-in） • 移除了 v0.5 中废弃的 backend factories • delete 工具加入默认文件系统工具列表（可通过 allowlist 关闭） 原文： #DeepAgents# #LangChain# #AgentEngineering#

Web3 过去几年有个挺现实的问题： 我们一直说 builder first，但很多工具其实并不怎么 builder friendly。 你想做一个链上产品，第一步不是验证需求，而是先被各种技术流程教育一遍。 这对早期开发者很伤。 尤其现在 AI 正在改变软件开发方式，builder 的角色也在变。 未来重要的不是一个人能不能手搓所有底层代码，而是能不能快速把想法变成产品，再通过用户反馈继续迭代。 @CNPYNetwork 切的就是这个点。 AI-powered tooling、更快的部署体验、更低的开发门槛，本质上是在把 Web3 开发从“工程重活”往“产品实验”推。 这听起来简单，但影响不小。 因为当更多人可以低成本进入链上开发，生态里会出现更多小而快的实验。 有些会失败，但少数跑出来的东西，可能就是下一阶段的新叙事。 所以我看 Canopy，不只是看它完成 850 万美金融资。 更重要的是，它有没有机会让 Web3 从“少数技术团队能建”变成“更多有想法的人能试”。 如果这个方向跑通，Mainnet 之后才是真正的开始。

教你用一个周末搭一个英文工具站，30天目标MRR $200+： 上午（2小时）选方向 原则：英文搜索量高、Stripe能收款、Claude能生成大部分代码 推荐方向： · AI Resume Optimizer · AI Email Subject Generator · AI Meta Description Generator · AI YouTube Title Generator · Image Background Remover 下午（4小时）从0到上线 打开 Claude Code，提示词： "Build a [tool name] website. Stack: Next.js 14 App Router + Tailwind + for payments. Include: hero section, tool UI, pricing ($9/mo and $79/yr), simple SEO landing copy. Deploy to Vercel." 晚上（2小时）SEO初始化 注册 Google Search Console 用 Claude 写10篇关键词文章塞到 /blog 提交 sitemap 下周（碎片时间） 提交到 Toolify、Futurepedia、There's an AI for that、AI Tools Directory、ProductHunt 每天发1条X宣传带工具URL 下周日复盘 注册>50：继续优化 注册<10：换方向再来一次 我上个月用这个流程做的工具站，第30天MRR $430。 不是爆款，是细水长流的副业雏形。

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线