依旧是一条关于 $BESI 的展望。海力士未来的产能扩展会着重于 dram 线，HBM 整体增量放缓（不是要砍 HBM 的意思）。而三星则是在 HBM4 上有领先优势，当前的产能扩展方向是在 HBM 上，打算抢回一些市场份额。而三星又在 Hybrid Bonding 上整体领先海力士和美光，首先确定是 HBM4E(16层堆叠) 会开始正式启用 Hybrid Bonding，而 BESI 的键合机又是跨不过去的坎，所以当前大盘回调时，如果你认为未来2-3年 HBM 需求不会减弱，又嫌海力士美光太贵，那不如考虑一下未来 HBM 的核心技术供应商 $BESI

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

韩国半导体设备链正在重估：从配套环节到AI基础设施 韩国半导体设备链，在AI时代，对全球半导体产业正变得越来越重要。 半导体制造复杂度正在快速提高，于是很多过去只是“配套环节”的设备，开始变成真正的瓶颈。 包括： HBM Bonding Burn-in Test Handler 高温测试 高速互连 Hybrid Bonding 热管理 先进封装 后处理 这些环节的重要性都在明显提升。 Hanmi Semiconductor就是典型案例。 过去很多人把Hanmi当普通封装设备公司，但AI时代之后，它已经逐渐变成HBM设备链的重要玩家。公司的核心产品包括TC Bonder、HBM Bonding、EMC、Vision Placement。 过去先进封装很多时候只是后道配套。但现在先进封装已经不只是“封芯片”，而是承担HBM连接、多Die协同、高速互连、热管理、Power Delivery、大尺寸封装良率等功能。 于是先进封装第一次开始脱离“低技术、低估值、低成长”的传统定位。 PSK Holdings也是类似逻辑。 PSK做Ashing、Descum、Dry Strip，本质上属于去胶和后处理设备。过去市场关注度不高，但随着先进制程、存储、先进封装复杂度提升，后处理的重要性也在提升。 Jusung Engineering则是韩国重要的CVD、ALD设备厂商。AI时代之后，高层堆叠、高深宽比结构、更复杂材料体系，都在提高沉积工艺的重要性。 TES同样类似。它做Cleaning、Etch、Gas Process。随着HBM、先进封装、先进存储复杂度提升，清洗与后处理的重要性也在提高。 就连Mirae Corporation这样的在生产过程中“搬运”芯片的设备公司，也开始形成行业壁垒。 Mirae的核心业务包括Test Handler、Burn-in Sorter、SMT Mounter，其中真正核心的是半导体测试Handler。 简单来说，芯片测试时，需要自动搬运、对位、温控、分类。Handler负责这些自动化动作。Mirae不做ATE Tester本身，而是做“如何让芯片高效率接入Tester”的自动化系统。 由于先进芯片越来越薄、越来越大、越来越贵、越来越脆弱，尤其HBM更明显。于是Handler已经越来越像“高精度运动控制 + 热管理 + 自动化”的复杂系统。 难的是，既要高吞吐、高并行、温度均匀、快速切换，同时又不能影响测试精度。很多公司能做Demo，但做不到长期高稼动率、thermal drift控制、socket alignment稳定、长时间稳定量产。 所以Handler原来并不是高壁垒行业，但AI时代后，HBM、高功耗GPU、advanced packaging、三温测试、burn-in，都在明显提高Handler难度。 从这些例子我们可以看出，AI时代最大的变化之一，就是后道测试复杂度正在非线性提升。 而整个韩国半导体设备产业链，也正在从传统周期设备行业，逐渐转向AI基础设施产业链。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

先进封装的”耗材接棒”叙事最近很热，逻辑链也确实成立。但要理解为什么材料战场会从underfill转向CMP slurry，得先搞清楚一个更底层的技术拐点。 Micro bump方案同时撞上了三面墙。第一，bump pitch缩到25μm以下时solder bridging风险飙升，良率断崖。第二，JEDEC对HBM封装高度有硬限制，每层die加上micro bump加上underfill要吃掉40-50μm，堆到16层已经是物理极限，往20层走厚度预算根本不够。第三，underfill的thermal conductivity只有0.2-0.5 W/m·K，铜是401 W/m·K，差了三个数量级。每多堆一层die，中心层的junction temperature就更难控制。三个约束的共同解指向同一件事：取消solder和underfill，让copper直接做diffusion bonding。 Hybrid bonding解决了pitch、高度、散热三个问题，但代价是把容错率压到了atomic level。Micro bump时代表面粗糙度几十纳米就能工作，hybrid bonding要求Ra降到sub-0.5nm，任何一颗纳米级的particle都会在bonding interface形成void，后续thermal cycling会把void扩展成crack。这就是CMP slurry和Cu plating additives变成新咽喉的根本原因，配方质量直接等于bonding yield，bonding yield直接等于HBM产能。 但问题是，这条耗材链上谁真正有定价权。台厂的强项一直在设备和通路端。弘塑做ECP设备、辛耘做wet process清洗、中砂做pad和diamond disc，全部围绕化学品消耗量做文章，本身不掌握配方。崇越和华立是代理通路，帮信越、Fujimi把材料送进产线。真正自研CMP slurry配方的只有达兴和长兴，体量跟Fujimi、Entegris完全不在一个量级。化学配方的壁垒跟设备不一样，设备可以逆向工程迭代追赶，配方是几十年经验数据的堆叠，一款slurry打进台积电标准制程通常五到十年不会被替换。达兴说它的CMP slurry已经应用于N2并供货Arizona，如果属实，至少过了初步验证。但”应用于”和”规模化供货”之间的距离，有时候比技术本身还远。 资金从CoWoS设备capex转向耗材opex，方向没问题。但耗材链上真正有定价权的那一段在谁手里，市场似乎还没想清楚。

半导体封装的“隐形中枢”：inline检测与OSAT的再定价 半导体产业正在经历一次重心转移：性能提升不再只依赖晶体管缩小，而是越来越依赖封装。2.5D、3D、HBM、chiplet，本质上都在把“系统能力”搬到封装环节。这也直接抬高了OSAT（外包封装与测试）的战略地位。 封装重要性的提升，带来了inline检测的快速增长。 OSAT（Outsourced Semiconductor Assembly and Test）负责两件事： 把裸die封装成可用芯片（封装） 验证芯片是否可用（测试） 过去这是一个低技术、低毛利的环节。但在AI时代，情况变了： 多die集成（chiplet） HBM堆叠 nm级对准要求（hybrid bonding） 封装正在变成： 性能瓶颈 + 良率瓶颈 + 成本瓶颈 inline是一种生产方式：所有工序连续完成，并在生产过程中实时检测与反馈（闭环） 对应另外一个环节是offline：做完再测（开环） 先进封装中的inline检测主要分三类： 1）光学检测（主力） bump高度 overlay（对准） 表面缺陷 特点：速度快，可全量inline。 2）X-ray检测 焊点空洞 TSV缺陷 内部结构问题 特点：能看内部，但速度慢，多用于抽检。 3）电性测试 功能验证 性能分档 更接近最终测试，不属于核心inline控制体系。 inline检测的目标不是“最精确”，而是在不降低产线效率的前提下，实现足够精确的实时反馈 核心矛盾：精度 ↑ → 速度 ↓；速度 ↑ → 精度 ↓ 先进设备的价值，就是在这个矛盾中找到最优解。 inline检测的壁垒来自多维叠加： 1）物理极限 nm级对准 μm级结构 工业环境下接近科研精度 2）速度 vs 精度的工程平衡 高throughput + 高精度同时实现 3）算法与数据 缺陷识别、pattern分析 强依赖历史数据与持续训练 4）工艺耦合 测量 → 调整工艺 → 再测 形成闭环系统 5）客户验证 TSMC / Samsung Electronics / Intel 验证周期长（1–3年） 一旦导入，很难替换 所以门槛极高。inline设备不是工具，而是嵌入客户制造系统的一部分。因此这个市场高度集中： 系统级控制 KLA Corporation Applied Materials → 控制数据与闭环 关键测量节点（alpha来源） Camtek Ltd. Onto Innovation Nova Ltd. → 控制关键测量维度 三家核心玩家对比（Onto / Nova / Camtek） 这三家公司虽然同在inline赛道，但本质上卡的是不同位置。 一句话结论 Onto = 广度（平台） Nova = 深度（前道工艺） Camtek = 弹性（先进封装/HBM） 1️⃣ Onto Innovation 定位： 前道 + 封装双覆盖 optical metrology + inspection + litho 优势： 产品线最广 客户最分散 抗周期能力强 劣势： 单点技术不如Nova深 封装不如Camtek极致 2️⃣ Nova Ltd. 定位：前道metrology核心玩家 优势： 技术深度最强 工艺绑定最深 数据壁垒最强 劣势： 封装参与较少 弹性不如Camtek 3️⃣ Camtek Ltd. 定位： 先进封装（HBM / 3D） 优势： 聚焦3D检测 HBM需求直接驱动 使用频率极高 劣势： 产品线较窄 对周期敏感 竞争关系本质 KLA = 控制系统 Onto = 广覆盖 Nova = 深度测量 Camtek = 封装核心检测 这不是单一赢家市场，而是： 每个关键测量维度一个龙头 封装是制造能力，检测是控制能力。区别在于： 封装 → 可扩产、可竞争 检测 → 嵌入流程、难替代 inline检测具备三个核心特征： 高频使用（每一步都测） 强绑定（工艺耦合） 决定良率（直接影响利润） 在这个体系中：谁打通从设备到数据的全节点，掌握“反馈权”，谁就掌握利润分配权。 免责声明：本人持有文中提及的标的，观点必然偏颇，非投资建议dyor

近期市場在傳 Qualcomm 跟長鑫存儲（CXMT）合作客製化記憶體消息，以下是沒提到的重點： 1. 這是指 Qualcomm 與兆易創新合作，應用於手機獨立 NPU，目標客戶為中國手機品牌。 2. 預計 2026 年底或 2027 年初大量出貨，定位人民幣 4,000–4,500 元以上機種。 3. 該 NPU 擁有約 40 TOPS 算力，配備 4GB 客製化 3D DRAM，由長鑫負責製造。 4. 採用 TSV 與 Hybrid bonding 堆疊技術，使其記憶體頻寬高於 LPDDR5X。 5. 出貨展望與開案數量低於 1H25 開案時的預期，主因為：(1) 記憶體漲價推升NPU成本；(2) 裝置端 AI 應用與商業模式至今仍未明朗。

早安！9/11 外電綜合整理 - 2330台積電: 美系重申正向 美系券商重申先進製程晶圓與先進封裝產能仍然吃緊，重申長期毛利率56%以上的目標不變。亞利桑那州一期廠良率已達到與台灣相當水準，且已經開始獲利。預期未來最先進的製程仍留在台灣，五年後約有30%的N2及更先進製程產能位於海外尤其美國。新製程爬坡、定價、成本、產品組合、產能利用率及匯率是影響獲利的6大關鍵，重申正向。 - 2303聯電: 美系重申正向 美系券商觀察產能利用率正接近90%，且客戶訂單能見度已延伸至年底（～之前能見度僅2個月）。券商認為如果產能利用率持續滿載，明年的價格趨勢會更正面，且ASP每上漲1%，毛利率約可改善0.5～0.6個百分點。此外，正在新加坡建置專用的12吋矽光子產能，新廠預計約 14個月後準備就緒。最後，先進封裝是聯電第三個主要的結構性成長動能，包括中介層（interposer）、wafer-to-wafer晶圓對晶圓鍵合、混合鍵合（hybrid bonding）、DTC及相關封裝製程，未來矽光子也能用上。重申正向。 - 大立光、玉晶光：美系降評但升目標 美系大行肯定iPhone 18 Pro 與 Pro Max 首次採用可變光圈主相機，代表重大的硬體規格升級。可變光圈鏡頭的 ASP將高於傳統鏡頭；也在與主要客戶共同開發新型潛望式鏡頭。但認為大立光、玉晶光的股價行為已反應了市場對於CPO領域的關注，在上修獲利預估的同時，同時下調評等。 - 3013晟銘電： 亞系券商通路訪查主要ASIC客戶的出貨量預計將較去年成長數倍，包含市占率提升。並同時切入電源機櫃與交換器等新應用。產品組合也有改善：液冷專案增加＋機殼複雜度提高。Sidecar及液冷的毛利率也高於公司平均毛利率。券商預期明年營收、毛利率、獲利同步增長。 #下次會考#

下班了，终于有时间认真给大家分析一下英伟达最新的财报了。 先说英伟达。Q2营收962亿美元，同比+106%；数据中心收入890亿美元，同比+117%，下一季度又直接给出1080亿美元营收指引。更重要的是，Vera Rubin已经进入全面量产，CoreWeave、Google Cloud、微软、Oracle等客户都已经开始运行Rubin机架。甚至Spectrum-6已经同时往可插拔光模块和CPO方向推进。 上面这段话看起来很复杂，大家真正要理解的核心逻辑只有一个，就是AI基础设施的复杂度还在继续往上走。为什么这么说？ 因为Rubin卖得越多，背后绝对不只是英伟达多卖几颗GPU。需要的是更先进的逻辑制程、更大的HBM、更高层数的DRAM堆叠、更复杂的TSV、更先进的封装、更密集的互连，最后甚至开始走向CPO和silicon photonics。 OK，接下来正文开始！ 上面说了很多，这些牛逼的东西在真正量产之前，都有一个必须要做的事，就是先买设备。那么，向谁买呢？没错，就是我们这篇文章真正的主角 $AMAT 很多人一提AMAT，就把它理解成一只HBM/DRAM设备股，其实完全不是。AMAT最新一个季度半导体设备收入70.4亿美元，其中Foundry/Logic/Other占整整67%，DRAM只有26%，Flash只有7%。换句话说，它最大的基本盘本来就是先进逻辑，而不是单押存储。 AI继续往前走，AMAT几乎每一条线都能吃到。 2nm/GAA继续推进，需要更多沉积、刻蚀、材料工程； DRAM/HBM继续扩产，需要Epi、TSV、CMP、沉积和检测； HBM从12层、16层继续往更高堆叠走，制造和良率难度继续提高； chiplet和先进封装越来越复杂，CMP、铜电镀、eBeam metrology和defect inspection需求全部增加； 再往后走到CPO和silicon photonics，本质上又是在增加新的材料、封装和制造步骤。 看明白了吗？amat甚至不需要赌哪一家AI芯片公司最终赢。 英伟达赢，要买设备。ASIC起来了，Google、Meta、Amazon自己造芯片，还是要买设备。HBM继续爆发，海力士、美光、三星扩产，要买设备。先进封装继续升级，还是要买设备。 今天的先进封装本来就还大量使用micro-bump + thermocompression bonding，AMAT自己最新的技术说明也明确说，现在主流仍然是TC bonding，之后才逐步向hybrid bonding迁移。也就是说，即便hybrid bonding的大规模放量往后推，被推迟的只是某一个设备CapEx爆发点，不是HBM需求消失，更不是先进封装设备不需要了。 实际上，AMAT现在已经同时在吃micro-bump、TSV、高层HBM以及未来hybrid bonding的设备需求。公司今年刚推出一整套针对DRAM和先进封装的新设备，包括Epi、CMP、铜电镀、PECVD和eBeam检测，覆盖从今天的micro-bump一直到未来hybrid bonding。 talk is cheap, 我们直接来看数据，最新季度AMAT营收91.2亿美元，同比+25%，创历史新高；下一季度直接指引102.5亿美元，明显高于当时华尔街约95.4亿美元的预期。更重要的是，公司把2026年advanced packaging收入增长预期从之前的50%以上提高到了70%以上，客户给出的需求visibility甚至已经开始看到2030年。 好了说到这里，我能想到很多人会拿 $AMAT 股价下跌说事，但我可以很负责任的说，真正研究了整条产业链以后，我确信，这段时间amat的走弱本质上更多是在消化前期过高预期、与LRCX/KLAC/ASML之间的相对增长比较，以及部分先进封装技术节点放量时间变化。财报出来以后股价跌，甚至也是因为市场觉得“很好，但还不够炸”，而不是基本面转坏。 只要 AI 继续推动先进逻辑、HBM、先进封装和光互连的资本开支，AMAT 仍然是卖铲子的。市场现在争论的更多是这把铲子未来几年能卖多快，而不是还有没有人需要铲子。

nvda豪掷15亿预付amkr，是因为先进封装会成为下一个HBM吗？ AI产业每隔一段时间，都会有新瓶颈，然后大家就会想办法解决瓶颈，然后瓶颈就会随着解决方案继续移动。 原因很简单。AI芯片越来越像一个系统。GPU Die数量增加，HBM容量不断提升，Interposer尺寸持续扩大，Chiplet架构成为主流，Package面积和复杂度同步提升。从Hopper到Blackwell，再到Rubin，每一代产品占用的先进封装资源都明显增加。未来GPU出货量增长30%，先进封装需求增长50%-70%将并不令人意外。 这意味着，先进封装开始从制造环节演变为一种稀缺资源。限制GPU出货的不再只是晶圆和HBM，而是整个系统级集成能力。 更重要的是，需求来源正在多样化并快速增长。过去先进封装主要服务于NVIDIA GPU，如今Google TPU、AWS Trainium、Microsoft Maia、Meta MTIA、Broadcom ASIC以及未来越来越多定制AI ASIC都需要先进封装。GPU需求仍在增长，同时新增了一条规模巨大的ASIC需求曲线，两者共同争夺有限的封装能力。 供给端却难以快速释放。先进封装工艺流程及其复杂，包括的CoWoS、Hybrid Bonding、TSV、高精度贴装、超大尺寸Interposer、先进测试和热管理，每一个环节都需要专用设备和成熟工艺。很多核心设备全球供应商数量有限，即使资本充足，也无法短时间完成扩产。 这也是为什么近期越来越多AI公司开始提前锁定未来数年的封装产能，英伟达这次的15亿，很可能只是冰山一角：提前锁定的是未来几代产品的制造能力和供应链优先级。先进封装正在逐渐具备类似HBM长期锁产能（LTA）的产业特征。 在已经拿下tsmc cowos50-60%产能的情况下，英伟达今天如此激进的做法很可能会引起其他市场的玩家恐慌性争相效仿，开始争夺剩下的先进封装产能。 不过，先进封装并不会完全复制HBM行情。HBM的供给几乎集中于SK海力士、三星和美光三家公司，进入门槛极高，供给弹性极低，因此价格和利润弹性异常突出。先进封装虽然龙头仍然集中，但未来参与者更多，TSMC之外，Amkor、ASE、SPIL、Samsung、Intel以及部分中国封装厂都有机会分享增量市场，不同技术路线之间也存在一定替代空间，例如CoWoS、FoCoS、EMIB、I-Cube、Panel Level Packaging以及未来Hybrid Bonding等方案，因此供给弹性整体仍高于HBM。 但先进封装的重要性已经不只是一个制造工艺，而是AI时代最核心的基础设施之一。HBM提供高速存储，GPU提供计算能力，而先进封装负责将所有异构芯片整合成一个可运行的系统。未来随着Chiplet、HBM堆叠、异构计算和系统级封装不断升级，先进封装的价值量和战略地位仍将持续提升。 而封装需求的不断快速提升，将继续拉动封装材料，设备，测试等上下游环节需求的继续大幅增长 免责声明：本人持有推文题及资产，观点充满偏见，非投资建议dyor

EP-04 除了海力士存储还有没有亮眼的崽？ 《白线 WhiteLine》由吴说团队出品，从 Crypto 走向更广阔的资本市场，关注 AI 时代下的趋势变化与交易机会。 这一期白线主播 @minta0103 讲述了一个被 AI 重新定价的赛道：存储。过去存储常被视为典型周期行业，市场主要关注消费电子需求、库存周期和产品价格；但在 AI 训练与推理需求快速增长后，存储正在被重新放入数据中心和算力基础设施的框架里。 本期节目首先拆解 AI 存储的三层产业地图，进一步讨论美光、闪迪、Kioxia、Penguin、Adeia 等公司在不同环节中的位置，帮助大家理解：AI 存储并不是单一 HBM 逻辑，而是一张由产品升级、系统方案和上游 IP 共同构成的产业网络。 核心结论是，存储并没有完全摆脱周期，但周期里的核心变量已经变化。真正值得关注的不是“谁是下一个海力士”，而是 AI 是否持续带来数据中心需求，企业级 SSD 和高容量 NAND 的产品位置是否继续上移，以及价格、供给和成本优势是否仍能支撑利润。AI 时代的存储，正在从单纯的价格周期，走向更复杂的基础设施周期。 内容不构成任何投资建议，请严格遵循当地法律法规。 欢迎大家关注我们视频号、B 站、小红书、抖音、小宇宙、YouTube、X（Twitter）等平台账号，统一昵称《白线 WhiteLine》。 时间线： 00:00 开场：存储热度回升与周期股疑问 01:49 核心问题：存储还是原来的纯周期行业吗 02:14 美光财报信号：DRAM 与 NAND 供需紧张 04:04 Kioxia：为什么 NAND 不能只看闪迪 07:40 Adeia：存储上游的 IP 授权与 Hybrid Bonding 08:45 隐藏铲子股 Adeia：底层连接和封装技术的价值 09:06 结尾：AI 存储从价格周期走向基础设施周期