Gate 上币周报速递：2026年5月11日 - 5月17日 🔹 现货：$HOOLI 🔹 合约：$CBRS (Cerebras) 、$SOXL（3 倍做多半导体 ETF）、$BRKB（伯克希尔・哈撒韦）、$DIS（迪士尼）、$RKLB（火箭实验室）等 🔹 ETF (3L/3S)：#VVV3L#/3S、#SKYAI3L#/3S、#CHIP3L#/3S、#RAVE3L#/3S 🔹 参与热门活动，更多奖励等待瓜分： Polymarket 预测打卡：每日预测，单人最高领 1,000 $USDT： TradFi CFD 签启好运：0 门槛抽三级黄金豪礼、20 克金条与 200 $TSLAON ： 股票合约交易嘉年华：每日打卡瓜分 120,000 $USDT ： TradFi CFD 福利季：开户领空投，瓜分 200 $SLVON 豪华奖池：

野村证券在最新发布的研究报告中指出，半导体测试已从芯片制造后期的例行检验，演变为 AI 硬件供应链中核心的价值增加环节与良率保护机制。 随着 Chiplet 封装、多层 HBM 堆叠、混合键合及共封装光学（CPO）等技术的应用，芯片制造复杂度呈指数级上升，后期失效的经济成本大幅增加，推动测试环节占 GPU 总成本的比重持续攀升。 数据层面，野村证券以英伟达 Hopper 架构为基准进行测算：到 Blackwell 架构，GPU 最终测试时间增加约 4 倍，系统级测试（SLT）时间增加约 1.5 倍。 演进至 Rubin 架构时，最终测试时间将增加约 7 倍，系统级测试时间增加约 2.5 倍，老化测试（Burn-in）时间翻倍。 受此影响，测试成本占 GPU 总成本的比例从 Hopper 的 1.9%，升至 Blackwell 的 2.5%，并预计在 Rubin 架构中达到 3.3%。 测试流程正在向制造前端延伸。传统模式依赖芯片出厂前的单次检测，而现代 AI 芯片需要在晶圆探针测试、已知合格晶粒（KGD）验证、混合键合检验、封装测试、老化测试及系统级测试等多个节点建立质量关卡。 当单个封装集成多个 GPU 晶粒、12 层 HBM 堆叠及光压引擎时，后端检测出缺陷意味着前期加入的高价材料与封装工序全部作废。 测试权重的提升直接扩大了硬件设备与测试接口的需求规模。 野村证券据此拓宽了研究覆盖范围，不仅关注日月光（3711 TT）与京元电子（2449 TT）等委外封测（OSAT）厂商，还将产业链机会延伸至测试座与探针卡供应商颖崴（6515 TT）、晶圆探针测试厂商旺硅（6223 TT）、系统级测试厂商鸿劲（7769 TT）以及自动化测试设备厂商致茂（2360 TT）。

#英特尔# EMIB-T技术预计2027年量产 成本较 #台积电# CoWoS 大幅降低五成 英特尔近年来持续强化先进封装布局，其EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥）正逐步获得越来越多外部客户关注，并成为Intel Foundry的重要竞争优势之一。 EMIB可与Foveros等技术协同，支持2D、2.5D及3D Chiplet异构集成，在系统层面兼顾成本、功耗、带宽与设计灵活性。 作为一种基板嵌入式硅桥技术，EMIB无需传统2.5D方案所依赖的整块硅中介层，仅在高速互连区域嵌入局部硅桥，从而减少硅面积和制造成本，同时实现高密度、低延迟的芯片间互连。 CoWoS是"整块硅高速公路"，EMIB则是"按需修建立交桥"——只在真正需要高速互连的位置使用硅桥，因此更具成本优势和Chiplet设计灵活性；而Foveros则进一步补足了3D垂直堆叠能力，使Intel形成了"EMIB（横向）+Foveros（纵向）"的完整先进封装体系。

nvda豪掷15亿预付amkr，是因为先进封装会成为下一个HBM吗？ AI产业每隔一段时间，都会有新瓶颈，然后大家就会想办法解决瓶颈，然后瓶颈就会随着解决方案继续移动。 原因很简单。AI芯片越来越像一个系统。GPU Die数量增加，HBM容量不断提升，Interposer尺寸持续扩大，Chiplet架构成为主流，Package面积和复杂度同步提升。从Hopper到Blackwell，再到Rubin，每一代产品占用的先进封装资源都明显增加。未来GPU出货量增长30%，先进封装需求增长50%-70%将并不令人意外。 这意味着，先进封装开始从制造环节演变为一种稀缺资源。限制GPU出货的不再只是晶圆和HBM，而是整个系统级集成能力。 更重要的是，需求来源正在多样化并快速增长。过去先进封装主要服务于NVIDIA GPU，如今Google TPU、AWS Trainium、Microsoft Maia、Meta MTIA、Broadcom ASIC以及未来越来越多定制AI ASIC都需要先进封装。GPU需求仍在增长，同时新增了一条规模巨大的ASIC需求曲线，两者共同争夺有限的封装能力。 供给端却难以快速释放。先进封装工艺流程及其复杂，包括的CoWoS、Hybrid Bonding、TSV、高精度贴装、超大尺寸Interposer、先进测试和热管理，每一个环节都需要专用设备和成熟工艺。很多核心设备全球供应商数量有限，即使资本充足，也无法短时间完成扩产。 这也是为什么近期越来越多AI公司开始提前锁定未来数年的封装产能，英伟达这次的15亿，很可能只是冰山一角：提前锁定的是未来几代产品的制造能力和供应链优先级。先进封装正在逐渐具备类似HBM长期锁产能（LTA）的产业特征。 在已经拿下tsmc cowos50-60%产能的情况下，英伟达今天如此激进的做法很可能会引起其他市场的玩家恐慌性争相效仿，开始争夺剩下的先进封装产能。 不过，先进封装并不会完全复制HBM行情。HBM的供给几乎集中于SK海力士、三星和美光三家公司，进入门槛极高，供给弹性极低，因此价格和利润弹性异常突出。先进封装虽然龙头仍然集中，但未来参与者更多，TSMC之外，Amkor、ASE、SPIL、Samsung、Intel以及部分中国封装厂都有机会分享增量市场，不同技术路线之间也存在一定替代空间，例如CoWoS、FoCoS、EMIB、I-Cube、Panel Level Packaging以及未来Hybrid Bonding等方案，因此供给弹性整体仍高于HBM。 但先进封装的重要性已经不只是一个制造工艺，而是AI时代最核心的基础设施之一。HBM提供高速存储，GPU提供计算能力，而先进封装负责将所有异构芯片整合成一个可运行的系统。未来随着Chiplet、HBM堆叠、异构计算和系统级封装不断升级，先进封装的价值量和战略地位仍将持续提升。 而封装需求的不断快速提升，将继续拉动封装材料，设备，测试等上下游环节需求的继续大幅增长 免责声明：本人持有推文题及资产，观点充满偏见，非投资建议dyor

近期美股半导体板块惨遭血洗，3倍做多半导体ETF（$SOXL）连续跌穿均线。 很多人在问：现在能抄底吗？ 这里是一份关于 SOXL 技术面与2026半导体产业链的极简投研 1️⃣ 暴跌的元凶是什么？ 直接原因是巨头资本支出（CapEx）的惊吓。台积电等上游代工厂的巨额重资产投入指引，让市场担忧短期自由现金流受挤压。 加上高位获利盘涌出，以及 3倍杠杆在单边下跌中成倍放大的“血腥损耗”，导致了这波惨烈杀跌。 2️⃣ 2026年半导体基本盘变了吗？ 没有！结构性牛市仍在继续，只是驱动力在演变： Chiplet（小芯片）架构已全面成为主流。 存储极缺：AI数据中心榨干了DRAM和NAND产能，年中价格或面临暴涨！ 边缘AI（Edge AI）与机器人芯片接棒云端，成为爆发新引擎。 3️⃣ 左侧抄底策略：怎么买？ 从日线看，SOXL 已大幅跌破 MA5/10/20，处于短期极端超卖区间，确实砸出了左侧空间。 正确姿势：分批建仓 / 网格交易。 致命错误：左侧接飞刀“一把梭”。 抄底 SOXL 实质上就是押注 NVDAAVGO 等底层重仓股的基本面修复。 4️⃣ 杠杆ETF的致命风险（必看） 永远记住：SOXL 是【短期交易工具】，不是让你长期持有的！ 带有每日重置的3倍杠杆，在震荡市中的“复合波动损耗”极其可怕。 博取超跌反弹可以，但必须严格设定止损线；一旦触及上方压力位，务必果断落袋为安。 总结：2026年全球半导体市场逼近万亿规模，长线逻辑依然过硬，短线只是剧烈洗盘。 准备好子弹，遵守交易纪律，做有把握的超跌反弹！

中国科技取得突破性进展！ 最近华为提出的韬定律（Tau Law），以时间常数τ（信号传播时延）替代传统nm制程作为核心衡量指标，标志着半导体行业从“做更小”转向“跑更快”的范式转变。其核心是：任何能降低系统整体时延的创新（Logic Folding单元折叠、先进封装、系统互联优化等）都具有价值。 1. 对全球芯片市场的影响 重塑竞争规则：传统制程领先者（如台积电、英特尔）主导的格局被打破。后发企业无需极致EUV，也可通过3D折叠、Chiplet、异构集成等手段实现系统级性能跃升，竞争维度从“线宽”扩展到“效率”。 加速后摩尔时代多元化：推动先进封装、系统架构创新和软硬件协同成为主流，降低行业进入门槛，促进技术路线多样化。 供应链格局调整：利好亚洲封装、材料、封测产业链，对欧美极端制程依赖形成“去中心化”冲击。未来市场将分化为“极致制程派”与“τ优化派”。 2. 对中国芯片产业的影响 战略意义重大：这是中国在制裁压力下开辟的自主创新路线，体现理论自信与路径自信。 积极作用：为海思、中芯、长电等企业提供清晰战略指引，避免盲目追赶最先进制程。 加速国内先进封装、EDA、IP生态构建，提升系统级优化能力。 提升国际话语权，成为“中国方案”的重要标签，吸引全球人才与合作。 潜在挑战：仍需突破高端制程物理限制，生态成熟度和国际兼容性需持续追赶，地缘风险依然存在。 PS：韬定律的核心是“系统整体时延能否持续下降”。它正将全球芯片产业推向“系统效率竞赛”新阶段。对中国而言，这是从“跟随者”向“规则参与者”转型的关键一步。未来，谁更好地拥抱τ优化逻辑，谁就将在AI与算力时代掌握更多主动权。

华为今天发布的”韬（τ）定律”，核心命题是用”时间缩微”替代”几何缩微”，通过逻辑折叠、3D堆叠、die间高密度互联来持续提升晶体管密度，绕开先进制程卡脖子的问题。 说实话，技术层面没有新东西。就是周日我刚发过的3DIC、先进封装、Chiplet异构集成那套路线，台积电SoIC/CoWoS、Intel Foveros/EMIB、三星X-Cube、长存的Xtacking都在做同样的事。区别在于华为是被制裁逼到这条路上的，现在回过头来给它起了个名字，上升到”定律”的高度。😂 既然上升到了“定律”的高度，相关的设备和耗材将继续向好。3DIC路线越被产业界认可，先进封装的资本开支就越大。混合键合设备、TSV刻蚀和电镀设备、ABF载板、underfill材料、CMP研磨垫、CMP浆液、硅片，用于Chiplet的高密度RDL和micro-bump工艺，这些环节的需求曲线又被这轮叙事再加速一次。包括那些下游的先进封装厂，盛合晶微、通富、长电。

过去半年行业的一个显著变化就是，先进封装第一次开始从配套，变成核心。 HBM、CoWoS、ABF载板、高速互连、供电与先进封装能力越来越成为供应链的卡点。 因为AI芯片正在快速变化。Die越来越大，HBM越来越多，Chiplet越来越多，功耗越来越高，热密度越来越高。于是，每颗芯片的封装复杂度开始非线性上升。先进封装已经不再只是“封芯片”，而是高速互连、热管理、Power Delivery、HBM连接、大尺寸封装良率、多Die协同。制程越先进，这个趋势越明显。 先进制程越来越贵，Reticle limit越来越明显，单一超大Die越来越难。于是行业开始全面转向Chiplet、2.5D、3D Stacking、Heterogeneous Integration、Hybrid Bonding。本质上，就是在制程遇到物理瓶颈的时候，用封装继续推进性能增长。 因此，先进封装已经越来越像“后道晶圆厂”。因为RDL、TSV、micro-bump、interposer、wafer-level processing、Hybrid Bonding都需要曝光、显影、图形化。于是，尽管常不需要EUV，但先进封装开始成为DUV的新需求来源，尤其是KrF与ArFi。 因为封装追求的不是晶体管密度，而是高密度互连。即使最先进封装，feature size通常仍然是μm级，远大于逻辑前道。所以EUV成本太高，吞吐量不划算，厚胶适配性不好。行业更倾向继续榨干DUV。 目前先进封装主要使用i-line、KrF、ArFi。i-line主要用于较粗RDL与传统WLP。KrF已经成为CoWoS、HBM、advanced fan-out、interposer的重要主力。ArFi则开始进入HBM4/5、CPO、超高密度RDL与下一代3D封装。随着RDL pitch继续缩小，ArFi重要性正在快速上升。 另一方面，因为传统micro-bump开始成为带宽、热、功耗、Pitch的瓶颈。于是，Hybrid Bonding铜-铜直接键合开始崛起。而Hybrid Bonding对overlay、平坦度、图形化精度要求极高。这会进一步推高DUV、CMP、Bonding、X-ray inspection、Metrology的重要性。 整个先进封装产业链也开始全面升级。先进封装已经不只是“封装设备”，而是完整的后道制造体系。除了光刻，还需要电镀、Bonding、CMP、蚀刻、检测、Underfill、高功耗测试。 例如RDL、TSV、micro-bump大量依赖铜电镀，于是Applied Materials、ASMPT、Besi的重要性持续上升。而HBM堆叠内部缺陷，已经无法依赖传统光学检测。于是X-ray、3D Inspection、Overlay Metrology重要性快速提升。 由于先进封装如此复杂，因此带来了ASP提升、利润率提升、客户绑定增强、技术壁垒提升。这也是为什么，AI时代的OSAT行业开始重新被定价。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

AI光互连正在进入“混合化时代” AI scaling真正撞墙的位置，已经越来越接近data movement。移动bit的成本，开始越来越接近，甚至超过计算bit本身。 massively parallel IO、power/bit、thermal density、reliability、optical packaging、chip-to-chip bandwidth这些问题越来越成为瓶颈。未来光互连越来越像系统工程问题。 AI光互连重要的趋势，是“光互连混合化”。行业正在从每模块独立激光、pluggable optics、板级光模块，逐渐走向 CPO、ELS（External Laser Source）、Optical IO、chiplet optics、MicroLED optical interconnect。核心原因很简单：激光器越来越难放在最热、最密集、最难维护的位置。于是行业开始把激光集中化、共享化、远程化。ELS路线背后的本质，也是把光源从局部模块变成系统级资源。 ai集群的网络功耗正在逼近计算功耗。GPU越来越像“被IO限制的计算器”。于是光开始越来越靠近封装。过去是 GPU → PCB → 铜 → 光模块 → 光纤。未来越来越像 GPU旁边直接就是光。而一旦光进入封装，热、良率、耦合、封装、可靠性，全部开始指数级变难。 于是MicroLED开始成为选项。传统激光路线更强调单通道极限速度、长距离、相干性、超低损耗。MicroLED路线更强调海量并行lane、超短距离、低功耗、CMOS-like scaling、低成本、超高密度。重要的是，它更接近“半导体+显示产业链”的制造逻辑。 很多人会把MicroLED理解成激光替代。更准确的理解是：它更接近“铜线升级方案”。尤其适合 chip-to-chip、package-to-package、board-level optics、rack内部互连这些超短距离场景。 这里真正重要的，是总IO数量能不能持续扩展。 现在这个方向最积极的推动者之一，其实是Microsoft。MediaTek已经和Microsoft Research联合开发基于MicroLED的AOC（Active Optical Cable）。路线很明确：重点放在AI scale-up网络里的超短距高并行光互连。核心思路是“slow-and-wide”。重要的是海量低速并行光通道，而不是少量超高速channel。这其实非常符合AI时代的网络特征，因为AI真正需要的，越来越像“无限并行IO”。 MTK具备完整的数据中心系统能力，包括高速IO、ASIC协同、SerDes、封装、power delivery、hyperscaler协同、大规模量产。而且它已经绑定Microsoft。这意味着它已经开始进入hyperscaler验证阶段。微软公开时间线是2027年前后开始商业化部署。 另一边，KOPN也已经正式进入这个赛道。它原来的核心能力是AR、military optics、MicroLED display，但现在已经开始向AI optical interconnect迁移。KOPN已经和Fabric. AI合作，推出MicroLED optical interconnect demo chipset，并签下初始订单和exclusive agreement。这意味着行业已经开始从“研究验证”进入“早期商业化验证”。 KOPN和MTK路线很接近，都在赌未来AI网络会从“few ultra-fast lanes”转向“many lower-power parallel optical lanes”。重要的是，两者定位不同。MTK更像系统路线定义者，KOPN更像底层光源和器件供应商。未来很可能形成：MTK负责系统方案，KOPN负责部分核心MicroLED器件，其他SiPho/CPO厂商提供不同层级补充。整个行业最终更像异构拼图。 这个赛道门槛是半导体、光学、显示、封装、数据中心系统五个产业叠加。难点是如何同时做到：超高良率、超高一致性、超低误码率、超低功耗、超长寿命、超高密度。这里最难的几个环节包括：III-V外延、GaN制造、MOCVD、mass transfer、wafer-level alignment、光学耦合、thermal engineering、光学封装。 MicroLED仍然高度依赖III-V GaN体系，尤其蓝光/绿光MicroLED，本质更接近显示产业链。其瓶颈是GaN外延、高端MOCVD、MicroLED mass transfer、wafer-level alignment、optical packaging、thermal management、高速驱动IC。 很多东西已经开始接近“TSMC CoWoS + 光学 + 显示制造”三者叠加的复杂度。所以这个行业最终很可能形成极少数核心玩家，而且一旦进入hyperscaler production，护城河会非常深。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议，dyor

半导体封装的“隐形中枢”：inline检测与OSAT的再定价 半导体产业正在经历一次重心转移：性能提升不再只依赖晶体管缩小，而是越来越依赖封装。2.5D、3D、HBM、chiplet，本质上都在把“系统能力”搬到封装环节。这也直接抬高了OSAT（外包封装与测试）的战略地位。 封装重要性的提升，带来了inline检测的快速增长。 OSAT（Outsourced Semiconductor Assembly and Test）负责两件事： 把裸die封装成可用芯片（封装） 验证芯片是否可用（测试） 过去这是一个低技术、低毛利的环节。但在AI时代，情况变了： 多die集成（chiplet） HBM堆叠 nm级对准要求（hybrid bonding） 封装正在变成： 性能瓶颈 + 良率瓶颈 + 成本瓶颈 inline是一种生产方式：所有工序连续完成，并在生产过程中实时检测与反馈（闭环） 对应另外一个环节是offline：做完再测（开环） 先进封装中的inline检测主要分三类： 1）光学检测（主力） bump高度 overlay（对准） 表面缺陷 特点：速度快，可全量inline。 2）X-ray检测 焊点空洞 TSV缺陷 内部结构问题 特点：能看内部，但速度慢，多用于抽检。 3）电性测试 功能验证 性能分档 更接近最终测试，不属于核心inline控制体系。 inline检测的目标不是“最精确”，而是在不降低产线效率的前提下，实现足够精确的实时反馈 核心矛盾：精度 ↑ → 速度 ↓；速度 ↑ → 精度 ↓ 先进设备的价值，就是在这个矛盾中找到最优解。 inline检测的壁垒来自多维叠加： 1）物理极限 nm级对准 μm级结构 工业环境下接近科研精度 2）速度 vs 精度的工程平衡 高throughput + 高精度同时实现 3）算法与数据 缺陷识别、pattern分析 强依赖历史数据与持续训练 4）工艺耦合 测量 → 调整工艺 → 再测 形成闭环系统 5）客户验证 TSMC / Samsung Electronics / Intel 验证周期长（1–3年） 一旦导入，很难替换 所以门槛极高。inline设备不是工具，而是嵌入客户制造系统的一部分。因此这个市场高度集中： 系统级控制 KLA Corporation Applied Materials → 控制数据与闭环 关键测量节点（alpha来源） Camtek Ltd. Onto Innovation Nova Ltd. → 控制关键测量维度 三家核心玩家对比（Onto / Nova / Camtek） 这三家公司虽然同在inline赛道，但本质上卡的是不同位置。 一句话结论 Onto = 广度（平台） Nova = 深度（前道工艺） Camtek = 弹性（先进封装/HBM） 1️⃣ Onto Innovation 定位： 前道 + 封装双覆盖 optical metrology + inspection + litho 优势： 产品线最广 客户最分散 抗周期能力强 劣势： 单点技术不如Nova深 封装不如Camtek极致 2️⃣ Nova Ltd. 定位：前道metrology核心玩家 优势： 技术深度最强 工艺绑定最深 数据壁垒最强 劣势： 封装参与较少 弹性不如Camtek 3️⃣ Camtek Ltd. 定位： 先进封装（HBM / 3D） 优势： 聚焦3D检测 HBM需求直接驱动 使用频率极高 劣势： 产品线较窄 对周期敏感 竞争关系本质 KLA = 控制系统 Onto = 广覆盖 Nova = 深度测量 Camtek = 封装核心检测 这不是单一赢家市场，而是： 每个关键测量维度一个龙头 封装是制造能力，检测是控制能力。区别在于： 封装 → 可扩产、可竞争 检测 → 嵌入流程、难替代 inline检测具备三个核心特征： 高频使用（每一步都测） 强绑定（工艺耦合） 决定良率（直接影响利润） 在这个体系中：谁打通从设备到数据的全节点，掌握“反馈权”，谁就掌握利润分配权。 免责声明：本人持有文中提及的标的，观点必然偏颇，非投资建议dyor